參數(shù)資料
型號： MCF5307CAI66B
廠商： Freescale Semiconductor
文件頁數(shù)： 25/484頁
文件大?。?/td> 0K
描述： IC MPU 32BIT 66MHZ COLDF 208FQFP
標(biāo)準(zhǔn)包裝： 24
系列： MCF530x
核心處理器： Coldfire V3
芯體尺寸： 32-位
速度： 66MHz
連通性： EBI/EMI，I²C，UART/USART
外圍設(shè)備： DMA，POR，WDT
輸入/輸出數(shù)： 16
程序存儲器類型： ROMless
RAM 容量： 4K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 208-BFQFP
包裝： 托盤
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4-22
MCF5307 User’s Manual
Cache Registers
4.10.2 Access Control Registers (ACR0–ACR1)
The ACRs, Figure 4-9, assign control attributes, such as cache mode and write protection,
to specied memory regions. Registers are accessed with the MOVEC instruction with the
Rc encodings in Figure 4-9.
For overlapping regions, ACR0 takes priority. Data transfers to and from these registers are
longword transfers. Bits 12–7, 4, 3, 1, and 0 are always read as zeros.
27
HLCK
Half-cache lock mode
0 Normal operation. The cache allocates the lowest invalid way. If all ways are valid, the cache
allocates the way pointed at by the counter and then increments this counter modulo-4.
1 Half-cache operation. The cache allocates to the lower invalid way of levels 2 and 3; if both are
valid, the cache allocates to way 2 if the high-order bit of the round-robin counter is zero;
otherwise, it allocates way 3 and increments the round-robin counter modulo-2. This locks the
content of ways 0 and 1. Ways 0 and 1 are still updated on write hits and may be pushed or
cleared by specic cache push/invalidate instructions.
This implementation allows maximum use of available cache memory and provides the exibility
of setting HLCK before, during, or after allocations occur.
26–25
—
Reserved, should be cleared.
24
CINVA
Cache invalidate all. Writing a 1 to this bit initiates entire cache invalidation. Once invalidation is
complete, this bit automatically returns to 0; it is not necessary to clear it explicitly. Note the
caches are not cleared on power-up or normal reset, as shown in Figure 4-4.
0 No invalidation is performed.
1 Initiate invalidation of the entire cache. The cache controller sequentially clears V and M bits in
all sets. Subsequent accesses stall until the invalidation is nished, at which point, this bit is
automatically cleared. In copyback mode, the cache should be ushed using a CPUSHL
instruction before setting this bit.
23–11
—
Reserved, should be cleared.
10
DNFB
Default noncacheable ll buffer. Determines if the ll buffer can store noncacheable accesses
0 Fill buffer not used to store noncacheable instruction accesses (16 or 32 bits).
1 Fill buffer used to store noncacheable accesses. The ll buffer is used only for normal (TT = 0)
instruction reads of a noncacheable region. Instructions are loaded into the ll buffer by a burst
access (same as a line ll). They stay in the buffer until they are displaced, so subsequent
accesses may not appear on the external bus.
Note that this feature can cause a coherency problem for self-modifying code. If DNFB = 1 and a
cache-inhibited access uses the ll buffer, instructions remain valid in the ll buffer until a
cache-invalidate-all instruction, another cache-inhibited burst, or a miss that initiates a ll. A write
to the line in the ll buffer goes to the external bus without updating or invalidating the buffer.
Subsequent reads of that written data are serviced by the ll buffer and receive stale information.
9–8
DCM
Default cache mode. Selects the default cache mode and access precision as follows:
00 Cacheable, write-through
01 Cacheable, copy-back
10 Cache-inhibited, precise exception model
11 Cache-inhibited, imprecise exception model. Precise and imprecise modes are described in
7–6
—
Reserved, should be cleared.
5
DW
Default write protect. Use of this bit is described in Section 4.9.1, “Caching Modes.”
0 Read and write accesses permitted
1 Write accesses not permitted
4–0
—
Reserved, should be cleared.
Table 4-4. CACR Field Descriptions (Continued)
Bits
Name
Description
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述
MCP25050-I/P IC I/O EXPANDER CAN 8B 14DIP
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參數(shù)描述
MCF5307CAI90B 功能描述:微處理器 - MPU MCF5307 V3CORE RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324
MCF5307CFT66B 功能描述:IC MPU 32BIT 66MHZ COLDF 208FQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:MCF530x 標(biāo)準(zhǔn)包裝:250 系列:56F8xxx 核心處理器:56800E 芯體尺寸:16-位 速度:60MHz 連通性:CAN，SCI，SPI 外圍設(shè)備:POR，PWM，溫度傳感器，WDT 輸入/輸出數(shù):21 程序存儲器容量:40KB（20K x 16） 程序存儲器類型:閃存 EEPROM 大小:- RAM 容量:6K x 16 電壓 - 電源 (Vcc/Vdd):2.25 V ~ 3.6 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 6x12b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 125°C 封裝/外殼:48-LQFP 包裝:托盤 配用:MC56F8323EVME-ND - BOARD EVALUATION MC56F8323
MCF5307CFT90B 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Motorola Inc 功能描述:
MCF5307FT66B 功能描述:IC MPU 32BIT COLDF 66MHZ 208FQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:MCF530x 其它有關(guān)文件:STM32F101T8 View All Specifications 特色產(chǎn)品:STM32 32-bit Cortex MCUs 標(biāo)準(zhǔn)包裝:490 系列:STM32 F1 核心處理器:ARM? Cortex?-M3 芯體尺寸:32-位 速度:36MHz 連通性:I²C，IrDA，LIN，SPI，UART/USART 外圍設(shè)備:DMA，PDR，POR，PVD，PWM，溫度傳感器，WDT 輸入/輸出數(shù):26 程序存儲器容量:64KB（64K x 8） 程序存儲器類型:閃存 EEPROM 大小:- RAM 容量:10K x 8 電壓 - 電源 (Vcc/Vdd):2 V ~ 3.6 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 10x12b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 85°C 封裝/外殼:36-VFQFN，36-VFQFPN 包裝:托盤 配用:497-10030-ND - STARTER KIT FOR STM32497-8853-ND - BOARD DEMO STM32 UNIV USB-UUSCIKSDKSTM32-PL-ND - KIT IAR KICKSTART STM32 CORTEXM3497-8512-ND - KIT STARTER FOR STM32F10XE MCU497-8505-ND - KIT STARTER FOR STM32F10XE MCU497-8304-ND - KIT STM32 MOTOR DRIVER BLDC497-6438-ND - BOARD EVALUTION FOR STM32 512K497-6289-ND - KIT PERFORMANCE STICK FOR STM32MCBSTM32UME-ND - BOARD EVAL MCBSTM32 + ULINK-MEMCBSTM32U-ND - BOARD EVAL MCBSTM32 + ULINK2更多... 其它名稱:497-9032STM32F101T8U6-ND
MCF5307FT90B 功能描述:IC MPU 32BIT COLDF 90MHZ 208FQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:MCF530x 其它有關(guān)文件:STM32F101T8 View All Specifications 特色產(chǎn)品:STM32 32-bit Cortex MCUs 標(biāo)準(zhǔn)包裝:490 系列:STM32 F1 核心處理器:ARM? Cortex?-M3 芯體尺寸:32-位 速度:36MHz 連通性:I²C，IrDA，LIN，SPI，UART/USART 外圍設(shè)備:DMA，PDR，POR，PVD，PWM，溫度傳感器，WDT 輸入/輸出數(shù):26 程序存儲器容量:64KB（64K x 8） 程序存儲器類型:閃存 EEPROM 大小:- RAM 容量:10K x 8 電壓 - 電源 (Vcc/Vdd):2 V ~ 3.6 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 10x12b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 85°C 封裝/外殼:36-VFQFN，36-VFQFPN 包裝:托盤 配用:497-10030-ND - STARTER KIT FOR STM32497-8853-ND - BOARD DEMO STM32 UNIV USB-UUSCIKSDKSTM32-PL-ND - KIT IAR KICKSTART STM32 CORTEXM3497-8512-ND - KIT STARTER FOR STM32F10XE MCU497-8505-ND - KIT STARTER FOR STM32F10XE MCU497-8304-ND - KIT STM32 MOTOR DRIVER BLDC497-6438-ND - BOARD EVALUTION FOR STM32 512K497-6289-ND - KIT PERFORMANCE STICK FOR STM32MCBSTM32UME-ND - BOARD EVAL MCBSTM32 + ULINK-MEMCBSTM32U-ND - BOARD EVAL MCBSTM32 + ULINK2更多... 其它名稱:497-9032STM32F101T8U6-ND
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