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參數(shù)資料
| 型號： | MC9S12HZ256J3CAA |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | HCS12 Microcontrollers |
| 中文描述： | HCS12的微控制器 |
| 文件頁數(shù)： | 139/692頁 |
| 文件大小： | 2160K |
| 代理商： | MC9S12HZ256J3CAA |
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Chapter 4 Port Integration Module (PIM9HZ256V2)
MC9S12HZ256 Data Sheet, Rev. 2.04
Freescale Semiconductor
139
4.3.4.2
Port P Input Register (PTIP)
Read: Anytime. Write: Never, writes to this register have no effect.
This register always reads back the status of the associated pins.
4.3.4.3
Port P Data Direction Register (DDRP)
Read: Anytime. Write: Anytime.
This register configures port pins PP[5:0] as either input or output.
If a PWM channel is enabled, the corresponding pin is forced to be an output and the associated Data
Direction Register bit has no effect. Channel 5 can also force the corresponding pin to be an input if the
shutdown feature is enabled.
When the IIC bus is enabled, the PP[5:4] pins become the SCL and SDA bidirectional pins respectively
aslongasthecorrespondingPWMchannelsaredisabled.TheassociatedDataDirectionRegisterbitshave
no effect.
WhentheSCI1transmitterisenabled,thePP[0]pinbecomestheTXD1outputpinandtheassociatedData
Direction Register bit has no effect. When the SCI1 receiver is enabled, the PP[2] pin becomes the RXD1
input pin and the associated Data Direction Register bit has no effect.
If the PWM, IIC and SCI1 functions are disabled, the corresponding Data Direction Register bit reverts to
control the I/O direction of the associated pin.
7
6
5
4
3
2
1
0
R
0
0
PTIP5
PTIP4
PTIP3
PTIP2
PTIP1
PTIP0
W
Reset
0
0
u
u
u
u
u
u
= Reserved or Unimplemented
u = Unaffected by reset
Figure 4-24. Port P I/O Register (PTP)
7
6
5
4
3
2
1
0
R
0
0
DDRP5
DDRP4
DDRP3
DDRP2
DDRP1
DDRP0
W
Reset
0
0
0
0
0
0
0
0
= Reserved or Unimplemented
Figure 4-25. Port P Data Direction Register (DDRP)
Table 4-18. DDRP Field Descriptions
Field
Description
5:0
DDRP[5:0]
Data Direction Port P
0 Associated pin is configured as input.
1 Associated pin is configured as output.
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