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參數(shù)資料
| 型號： | MC908KX8MDWE |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 180/210頁 |
| 文件大小： | 0K |
| 描述： | IC MCU 8MHZ 8K FLASH 16-SOICW |
| 標準包裝： | 47 |
| 系列： | HC08 |
| 核心處理器： | HC08 |
| 芯體尺寸： | 8-位 |
| 速度： | 8MHz |
| 連通性： | SCI |
| 外圍設備： | LVD，POR，PWM |
| 輸入/輸出數(shù)： | 13 |
| 程序存儲器容量： | 8KB（8K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 192 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 4x8b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 16-SOIC（0.295"，7.50mm 寬） |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 725 (CN2011-ZH PDF) |
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Functional Description
MC68HC908KX8 MC68HC908KX2 MC68HC08KX8 Data Sheet, Rev. 2.1
Freescale Semiconductor
71
reference with comparators, whose outputs are fed to the digital loop filter. The dependence of these
outputs on the capacitor size, current reference, and voltage reference causes up to
±25% error in fNOM.
7.3.2.4 Digital Loop Filter
The digital loop filter (DLF) uses the outputs of the frequency comparator to adjust the internal clock
(ICLK) clock period. The DLF generates the DCO divider control bits (DDIV[3:0]) and the DCO stage
control bits (DSTG[7:0]), which are fed to the DCO. The DLF first concatenates the DDIV and DSTG
registers (DDIV[3:0]:DSTG[7:0]) and then adds or subtracts a value dependent on the relative error in the
low frequency base clock’s period, as shown in Table 7-1. In some extreme error conditions, such as
operating at a VDD level which is out of specification, the DLF may attempt to use a value above the
maximum ($9FF) or below the minimum ($000). In both cases, the value for DDIV will be between $A and
$F. In this range, the DDIV value will be interpreted the same as $9 (the slowest condition). Recovering
from this condition requires subtracting (increasing frequency) in the normal fashion until the value is
again below $9FF (if the desired value is $9xx, the value may settle at $Axx through $Fxx — this is an
acceptable operating condition). If the error is less than
±15%, the ICG’s filter stable indicator (FICGS) is
set, indicating relative frequency accuracy to the clock monitor.
All FLASH mask sets other than 0K45D, 1K45D, 0L09H, 1L09H have 15% comparators that improve
stability at low temperatures.
7.3.3 External Clock Generator
The ICG also provides for an external oscillator or external clock source, if desired. The external clock
generator, shown in Figure 7-3, contains an external oscillator amplifier and an external clock input path.
7.3.3.1 External Oscillator Amplifier
The external oscillator amplifier provides the gain required by an external crystal connected in a Pierce
oscillator configuration. The amount of this gain is controlled by the slow external (EXTSLOW) bit in the
CONFIG (or MOR) register. When EXTSLOW is set, the amplifier gain is reduced for operating
low-frequency crystals (32 kHz to 100 kHz). When EXTSLOW is clear, the amplifier gain will be sufficient
for 1 MHz to 8 MHz crystals. EXTSLOW must be configured correctly for the given crystal or the circuit
may not operate.
Table 7-1. Correction Sizes from DLF to DCO
Frequency Error
of IBASE compared
to fNOM
DDVI[3:0]:DSTG[7:0]
Correction
Current to New
DDIV[3:0]:DSTG[7:0] (1)
1. x =Maximum error is independent of value in DDIV[3:0]. DDIV increments or decrements when an addition to DSTG[7:0]
carries or borrows.
Relative Correction
in DCO
IBASE < 0.85 fNOM
–32 (–$020)
Minimum
$xFF to $xDF
–2/31
–6.45%
Maximum
$x20 to $x00
–2/19
–10.5%
0.85 fNOM < IBASE
IBASE < fNOM
–1 (–$001)
Minimum
$xFF to $xFE
–0.0625/31
–0.202%
Maximum
$x01 to $x00
–0.0625/17.0625
–0.366%
fNOM < IBASE
IBASE < 1.15 fNOM
+1 (+$001)
Minimum
$xFE to $xFF
+0.0625/30.9375
+0.202%
Maximum
$x00 to $x01
+0.0625/17
+0.368%
1.15 fNOM < IBASE
+32 (+$020)
Minimum
$xDF to $xFF
+2/29
+6.90%
Maximum
$x00 to $x20
+2/17
+11.8%
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