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  • 參數(shù)資料
    型號: MC711P2CFNE3
    廠商: Freescale Semiconductor
    文件頁數(shù): 147/268頁
    文件大小: 0K
    描述: IC MCU 8BIT 84-PLCC
    標(biāo)準(zhǔn)包裝: 15
    系列: HC11
    核心處理器: HC11
    芯體尺寸: 8-位
    速度: 3MHz
    連通性: MI Bus,SCI,SPI
    外圍設(shè)備: POR,PWM,WDT
    輸入/輸出數(shù): 50
    程序存儲器容量: 32KB(32K x 8)
    程序存儲器類型: OTP
    EEPROM 大小: 640 x 8
    RAM 容量: 1K x 8
    電壓 - 電源 (Vcc/Vdd): 4.5 V ~ 5.5 V
    數(shù)據(jù)轉(zhuǎn)換器: A/D 8x8b
    振蕩器型: 內(nèi)部
    工作溫度: -40°C ~ 85°C
    封裝/外殼: 84-LCC(J 形引線)
    包裝: 管件
    第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁當(dāng)前第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁
    CPU Core and Instruction Set
    Technical Data
    MC68HC11P2 — Rev 1.0
    CPU Core and Instruction Set
    SWI
    Software interrupt
    INH
    3F
    14
    —— — 1 —— ——
    TAB
    Transfer A to B
    A
    BINH
    16
    2
    —— ——
    0 —
    TAP
    Transfer A to CC register
    A
    CCR
    INH
    06
    2
    TBA
    Transfer B to A
    B
    AINH
    17
    2
    —— ——
    0 —
    TEST
    Test (only in test modes)
    address bus increments
    INH
    00
    —— —— —— ——
    TPA
    Transfer CC register to A
    CCR
    AINH
    07
    2
    —— —— —— ——
    TST (opr)
    Test for zero or minus
    M – 0
    EXT
    IND, X
    IND, Y
    7D
    6D
    18 6D
    hh ll
    ff
    6
    7
    —— ——
    00
    TSTA
    Test A for zero or minus
    A – 0
    A INH
    4D
    2
    —— ——
    00
    TSTB
    Test B for zero or minus
    B – 0
    B INH
    5D
    2
    —— ——
    00
    TSX
    Transfer stack pointer to X
    SP + 1
    IX
    INH
    30
    3
    —— —— —— ——
    TSY
    Transfer stack pointer to Y
    SP + 1
    IY
    INH
    18 30
    4
    —— —— —— ——
    TXS
    Transfer X to stack pointer
    IX – 1
    SP
    INH
    35
    3
    —— —— —— ——
    TYS
    Transfer Y to stack pointer
    IY – 1
    SP
    INH
    18 35
    4
    —— —— —— ——
    WAI
    Wait for interrupt
    stack registers & WAIT
    INH
    3E
    —— —— —— ——
    XGDX
    Exchange D with X
    IX
    D; D IX
    INH
    8F
    3
    —— —— —— ——
    XGDY
    Exchange D with Y
    IY
    D; D IY
    INH
    18 8F
    4
    —— —— —— ——
    Operators
    Operands
    Is transferred to
    dd
    8-bit direct address ($0000–$00FF); the high byte is assumed
    Boolean AND
    to be zero
    + Arithmetic addition, except where used as an
    ff
    8-bit positive offset ($00 to $FF (0 to 256)) is added to the
    inclusive-OR symbol in Boolean formulae
    contents of the index register
    ⊕ Exclusive-OR
    hh
    High order byte of 16-bit extended address
    * Multiply
    ii
    One byte of immediate data
    : Concatenation
    jj
    High order byte of 16-bit immediate data
    – Arithmetic subtraction, or negation symbol
    kk
    Low order byte of 16-bit immediate data
    (Twos complement)
    ll
    Low order byte of 16-bit extended address
    mm 8-bit mask (set bits to be affected)
    rr
    Signed relative offset ($80 to $7F (–128 to +127));
    offset is relative to the address following the offset byte
    Cycles
    Condition Codes
    Infinite, or until reset occurs
    Bit not changed
    12 cycles are used, beginning with the opcode
    0
    Bit always cleared
    fetch. A wait state is entered, which remains
    1
    Bit always set
    in effect for an integer number of MPU E clock
    Bit set or cleared, depending on the operation
    cycles (n) until an interrupt is recognized.
    Bit can be cleared, but cannot become set
    Finally, two additional cycles are used to fetch
    ?
    Not defined
    the appropriate interrupt vector. (14 + n, total).
    Table 11-2. Instruction set (Sheet 8 of 8)
    Mnemonic
    Operation
    Description
    Addressing
    mode
    Instruction
    Condition codes
    Opcode
    Operand
    Cycles
    S X H I N Z V C
    F
    re
    e
    sc
    a
    le
    S
    e
    m
    ic
    o
    n
    d
    u
    c
    to
    r,
    I
    Freescale Semiconductor, Inc.
    For More Information On This Product,
    Go to: www.freescale.com
    n
    c
    ..
    .
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