MC68H(R)C908JL3 Rev. 1.1 104 Monitor ROM (MON" />
參數(shù)資料
型號: MC68HC908JL3CDW
廠商: Freescale Semiconductor
文件頁數(shù): 9/212頁
文件大?。?/td> 0K
描述: IC MCU 8MHZ 4K FLASH 28-SOIC
標準包裝: 26
系列: HC08
核心處理器: HC08
芯體尺寸: 8-位
速度: 8MHz
外圍設備: LED,LVD,POR,PWM
輸入/輸出數(shù): 23
程序存儲器容量: 4KB(4K x 8)
程序存儲器類型: 閃存
RAM 容量: 128 x 8
電壓 - 電源 (Vcc/Vdd): 2.7 V ~ 3.3 V
數(shù)據(jù)轉換器: A/D 12x8b
振蕩器型: 外部
工作溫度: -40°C ~ 85°C
封裝/外殼: 28-SOIC(0.295",7.50mm 寬)
包裝: 管件
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Monitor ROM (MON)
Technical Data
MC68H(R)C908JL3 Rev. 1.1
104
Monitor ROM (MON)
Freescale Semiconductor
9.4.1 Entering Monitor Mode
Table 9-1 shows the pin conditions for entering monitor mode. As
specified in the table, monitor mode may be entered after a POR and will
allow communication at 9600 baud provided one of the following sets of
conditions is met:
1. If IRQ1 = VDD + VHI:
External clock on OSC1 is 4.9125MHz
PTB3 = low
2. If IRQ1 = VDD + VHI:
External clock on OSC1 is 9.8304MHz
PTB3 = high
3. If $FFFE & $FFFF is blank (contains $FF):
The oscillator clock is 9.8304MHz (X-tal or RC)
–IRQ1 = VDD
Table 9-1. Monitor Mode Entry Requirements and Options
IRQ
1
$
FFFE
and
$FFF
F
PT
B3
PT
B2
PT
B1
PT
B0
Clock Source
and
Frequency
Bus
Frequency
Comments
V
DD + VHI
X
0011
OSC1 at
4.9152MHz
2.4576MHz
Bypasses X-tal or RC
oscillator; external clock
driven directly into OSC1.
9600 baud communication
on PTB0. COP disabled.
V
DD + VHI
X
1011
OSC1 at
9.8304MHz
2.4576MHz
VDD
BLANK
(contain
$FF)
XXX
1
X-tal or RC
oscillator at
9.8304MHz
2.4576MHz
Low-voltage entry to
monitor mode.
9600 baud communication
on PTB0. COP disabled.
VDD
NOT
BLANK
XXXX
X-tal or RC
oscillator at
desired frequency
XTALCLK ÷ 4
or
RCCLK ÷ 4
Enters User mode.
If $FFFE and $FFFF is
blank, MCU will encounter
an illegal address reset.
Notes:
1. PTB3 = 0: Bypasses the divide-by-two prescaler to SIM when using VDD + VHI for monitor mode entry.
The OSC1 clock must be 50% duty cycle for this condition.
2. XTALCLK is the X-tal oscillator output, for MC68HC908xxx. See Figure 8-1.
4. RCCLK is the RC oscillator output, for MC68HRC908xxx. See Figure 8-2.
5. See Table 18-4 for VDD + VHI voltage level requirements.
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PDF描述
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