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參數(shù)資料
| 型號(hào)： | MC68HC711A0CFU3 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | ROM-based high-performance microcontrollers |
| 中文描述： | 基于ROM的高性能微控制器 |
| 文件頁數(shù)： | 65/124頁 |
| 文件大小： | 840K |
| 代理商： | MC68HC711A0CFU3 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁當(dāng)前第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁
PARALLEL I/O
TECHNICAL DATA
6-3
DDD[7:0] — Data Direction for Port D
When port D is a general-purpose I/O port, the DDRD register controls the direction of
the I/O pins as follows:
0 = Configures the corresponding port D pin for input
1 = Configures the corresponding port D pin for output
In expanded and test modes, bits 6 and 7 are dedicated AS and R/W outputs.
When port D is functioning with the SPI system enabled, bit 5 is dedicated as the slave
select (SS) input. In SPI slave mode, DDD5 has no meaning or effect. In SPI master
mode, DDD5 affects port D bit 5 as follows:
0 = Port D bit 5 is an error-detect input to the SPI.
1 = Port D bit 5 is configured as a general-purpose output line.
If the SPI is enabled and expects port D bits 2, 3, and 4 (MISO, MOSI, and SCK) to be
inputs, then they are inputs, regardless of the state of DDRD bits 2, 3, and 4. If the SPI
expects port D bits 2, 3, and 4 to be outputs, they are outputs only if DDRD bits 2, 3,
and 4 are set.
PACTL
— Pulse Accumulator Control
DDRA7 — Data Direction Control for Port A Bit 7
Refer to
SECTION 9 TIMING SYSTEM
.
PAEN — Pulse Accumulator System Enable
Refer to
SECTION 9 TIMING SYSTEM
.
PAMOD — Pulse Accumulator Mode
Refer to
SECTION 9 TIMING SYSTEM
.
PEDGE
— Pulse Accumulator Edge Control
Refer to
SECTION 9 TIMING SYSTEM
.
DDRA3 — Data Direction for Port A Bit 3
Overridden if an output compare function is configured to control the PA3 pin.
0 = Input only
1 = Output
PORTD
— Port D Data
$0008
Bit 7
PD7
0
R/W
6
5
4
3
2
1
Bit 0
PD0
0
RxD
PD6
0
AS
PD5
0
PD4
0
SCK
PD3
0
MOSI
PD2
0
MISO
PD1
0
TxD
RESET:
Alt. Func.:
DDRD
— Data Direction Register for Port D
$0009
Bit 7
DDD7
0
6
5
4
3
2
1
Bit 0
DDD0
0
DDD6
0
DDD5
0
DDD4
0
DDD3
0
DDD2
0
DDD1
0
RESET:
$0026
Bit 7
DDRA7
0
6
5
4
3
2
1
Bit 0
RTR0
0
PAEN
0
PAMOD
0
PEDGE
0
DDRA3
0
I4/O5
0
RTR1
0
RESET:
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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