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參數(shù)資料
| 型號(hào)： | MC68HC11A0MFB4 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國(guó))有限公司 |
| 英文描述： | ROM-based high-performance microcontrollers |
| 中文描述： | 基于ROM的高性能微控制器 |
| 文件頁數(shù)： | 108/124頁 |
| 文件大小： | 840K |
| 代理商： | MC68HC11A0MFB4 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁當(dāng)前第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁
ELECTRICAL CHARACTERISTICS
A-4
TECHNICAL DATA
NOTES:
1. RESET is recognized during the first clock cycle it is held low. Internal circuitry then drives the pin low for four
clock cycles, releases the pin, and samples the pin level two cycles later to determine the source of the interrupt.
Refer to
SECTION 5 RESETS AND INTERRUPTS
for further detail.
2. All timing is shown with respect to 20% V
DD
and 70% V
DD
, unless otherwise noted.
Figure A-2 Timer Inputs
Table A-4 Control Timing
Characteristic
Symbol
1.0 MHz
Min
dc
1000
—
dc
300
2.0 MHz
Min
dc
500
—
dc
175
3.0 MHz
Min
dc
333
—
dc
133
Unit
Max
1.0
—
4.0
4.0
—
Max
2.0
—
8.0
8.0
—
Max
3.0
—
12.0
12.0
—
Frequency of Operation
E-Clock Period
Crystal Frequency
External Oscillator Frequency
Processor Control SetupTime
t
PCSU
= 1/4 t
cyc
+ 50 ns
Reset Input Pulse Width
To Guarantee External Reset Vector
f
o
MHz
ns
MHz
MHz
ns
t
cyc
f
XTAL
4 f
o
t
PCSU
Minimum Input Time
(Can Be Preempted by Internal Reset)
Mode Programming Setup Time
Mode Programming Hold Time
Interrupt Pulse Width,
IRQ Edge-Sensitive Mode
PW
IRQ
= t
cyc
+ 20 ns
Wait Recovery Startup Time
Timer Pulse Width,
Input Capture Pulse
Accumulator Input
PW
TIM
= t
cyc
+ 20 ns
PW
RSTL
8
1
—
—
8
1
—
—
8
1
—
—
t
cyc
t
cyc
t
MPS
t
MPH
PW
IRQ
2
—
—
—
2
—
—
—
2
—
—
—
t
cyc
ns
ns
10
1020
10
520
10
353
t
WRS
PW
TIM
—
4
—
—
520
4
—
—
353
4
—
t
cyc
ns
1020
NOTES:
1. Rising edge sensitive input
2. Falling edge sensitive input
3. Maximum pulse accumulator clocking rate is E-clock frequency divided by 2.
PA7
2,3
PA7
1,3
PA[2:0]
2
PA[2:0]
1
PW
TIM
TIMER INPUTS TIM
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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