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參數(shù)資料
| 型號(hào)： | MC68HC08AS32VFNR2 |
| 廠商： | MOTOROLA INC |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 8.4 MHz, MICROCONTROLLER, PQCC52 |
| 封裝： | PLASTIC, LCC-52 |
| 文件頁(yè)數(shù)： | 382/394頁(yè) |
| 文件大小： | 3174K |
| 代理商： | MC68HC08AS32VFNR2 |
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NON-DISCLOSURE
AGREEMENT
REQUIRED
Central Processor Unit (CPU)
Advance Information
MC68HC08AS32 — Rev. 3.0
88
Central Processor Unit (CPU)
MOTOROLA
INC
opr
INCA
INCX
INC
opr,X
INC ,X
INC
opr,SP
Increment
M
← (M) + 1
A
← (A) + 1
X
← (X) + 1
M
← (M) + 1
M
← (M) + 1
M
← (M) + 1
¤ –– ¤¤ –
DIR
INH
IX1
IX
SP1
3C
4C
5C
6C
7C
9E6C
dd
ff
4
1
4
3
5
JMP
opr
JMP
opr
JMP
opr,X
JMP
opr,X
JMP ,X
Jump
PC
← Jump Address
– – – – – –
DIR
EXT
IX2
IX1
IX
BC
CC
DC
EC
FC
dd
hh ll
ee ff
ff
2
3
4
3
2
JSR
opr
JSR
opr
JSR
opr,X
JSR
opr,X
JSR ,X
Jump to Subroutine
PC
← (PC) + n (n = 1, 2, or 3)
Push (PCL); SP
← (SP) – 1
Push (PCH); SP
← (SP) – 1
PC
← Unconditional Address
––––––
DIR
EXT
IX2
IX1
IX
BD
CD
DD
ED
FD
dd
hh ll
ee ff
ff
4
5
6
5
4
LDA #
opr
LDA
opr
LDA
opr
LDA
opr,X
LDA
opr,X
LDA ,X
LDA
opr,SP
LDA
opr,SP
Load A from M
A
← (M)
0 – – ¤¤ –
IMM
DIR
EXT
IX2
IX1
IX
SP1
SP2
A6
B6
C6
D6
E6
F6
9EE6
9ED6
ii
dd
hh ll
ee ff
ff
ee ff
2
3
4
3
2
4
5
LDHX #
opr
LDHX
opr
Load H:X from M
H:X
← (M:M + 1)
0–– ¤¤ –
IMM
DIR
45
55
ii jj
dd
3
4
LDX #
opr
LDX
opr
LDX
opr
LDX
opr,X
LDX
opr,X
LDX ,X
LDX
opr,SP
LDX
opr,SP
Load X from M
X
← (M)
0 – – ¤¤ –
IMM
DIR
EXT
IX2
IX1
IX
SP1
SP2
AE
BE
CE
DE
EE
FE
9EEE
9EDE
ii
dd
hh ll
ee ff
ff
ee ff
2
3
4
3
2
4
5
LSL
opr
LSLA
LSLX
LSL
opr,X
LSL ,X
LSL
opr,SP
Logical Shift Left
(Same as ASL)
¤ –– ¤¤¤
DIR
INH
IX1
IX
SP1
38
48
58
68
78
9E68
dd
ff
4
1
4
3
5
LSR
opr
LSRA
LSR
X
LSR
opr,X
LSR ,X
LSR
opr,SP
Logical Shift Right
¤ ––0 ¤¤
DIR
INH
IX1
IX
SP1
34
44
54
64
74
9E64
dd
ff
4
1
4
3
5
MOV
opr,opr
MOV
opr,X+
MOV #
opr,opr
MOV X+
,opr
Move
(M)Destination ← (M)Source
H:X
← (H:X) + 1 (IX+D, DIX+)
0–– ¤¤ –
DD
DIX+
IMD
IX+D
4E
5E
6E
7E
dd dd
dd
ii dd
dd
5
4
MUL
Unsigned multiply
X:A
← (X) × (A)
– 0 – – – 0 INH
42
5
Table 7-1. Instruction Set Summary (Sheet 5 of 8)
Source
Form
Operation
Description
Effect on
CCR
Address
Mode
Opcode
Operand
Cycles
VH I N Z C
C
b0
b7
0
b0
b7
C
0
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