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參數(shù)資料
| 型號： | MC68307CFG16 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 16.67 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | PLASTIC, QFP-100 |
| 文件頁數(shù)： | 237/264頁 |
| 文件大?。?/td> | 949K |
| 代理商： | MC68307CFG16 |
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Bus Operation
3-36
MC68307 USER’S MANUAL
MOTOROLA
3.7 SYNCHRONOUS OPERATION
In some systems, external devices use the system clock to generate DTACK and other
asynchronous input signals. This synchronous operation provides a closely coupled design
with maximum performance, appropriate for frequently accessed parts of the system. For
example, memory can operate in the synchronous mode, but peripheral devices operate
asynchronously. For a synchronous device, the designer uses explicit timing information
shown in Section 11.7 AC Electrical Specifications—Read and Write Cycles (VCC =
5.0V
± 0.5V or 3.3Vdc ± 0.3V; GND = 0Vdc; TA = TL to TH) (see Figure 11-3 and Figure
11-4). These specifications define the state of all bus signals relative to a specific state of
the processor clock.
The standard M68000 bus cycle consists of four clock periods (eight bus cycle states) and,
optionally, an integral number of clock cycles inserted as wait states. Wait states are
inserted as required to allow sufficient response time for the external device. The following
state-by-state description of the bus cycle differs from those descriptions in Section 3.1.2
including information about the important timing parameters that apply in the bus cycle
states.
STATE 0
The bus cycle starts in S0, during which the clock is high. At the rising edge
of S0, the function code for the access is driven externally. Parameter #6A
defines the delay from this rising edge until the function codes are valid.
Also, the R/W signal is driven high; parameter #18 defines the delay from
the same rising edge to the transition of R/W. The minimum value for
parameter #18 applies to a read cycle preceded by a write cycle; this value
is the maximum hold time for a low on R/W beyond the initiation of the read
cycle.
STATE 1
Entering S1, a low period of the clock, the address of the accessed device is
driven externally with an assertion delay defined by parameter #6.
STATE 2
On the rising edge of S2, a high period of the clock, AS is asserted. During a
read cycle, UDS and/or LDS is also asserted at this time. Parameter #9
defines the assertion delay for these signals. For a write cycle, the R/W signal
is driven low with a delay defined by parameter #20.
STATE 3
On the falling edge of the clock entering S3, the data bus is driven out of the
high-impedance state with the data being written to the accessed device (in a
write cycle). Parameter #23 specifies the data assertion delay. In a read cycle,
no signal is altered in S3.
STATE 4
Entering the high clock period of S4, UDS/LDS is asserted (during a write
cycle) on the rising edge of the clock. As in S2 for a read cycle, parameter #9
defines the assertion delay from the rising edge of S4 for UDS/LDS. In a read
cycle, no signal is altered by the processor during S4.
Until the falling edge of the clock at the end of S4 (beginning of S5), no
response from any external device except RESET is acknowledged by the
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68307PU16 | 16-BIT, 16.67 MHz, MICROCONTROLLER, PQFP100 |
| MC68307PU16V | 16-BIT, 16.67 MHz, MICROCONTROLLER, PQFP100 |
| MC68307FG16 | 16-BIT, 16.67 MHz, MICROCONTROLLER, PQFP100 |
| MC68322FT16 | 16-BIT, 16.667 MHz, RISC PROCESSOR, PQFP160 |
| MC68331CFC20B1 | 32-BIT, 20 MHz, MICROCONTROLLER, PQFP132 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68307UM | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Technical Summary Integrated Multiple-Bus Processor |
| MC68307V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Technical Summary Integrated Multiple-Bus Processor |
| MC68322 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Printer Processor |
| MC68322AD | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Printer Processor |
| MC68322FT20 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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