參數(shù)資料
型號： MC68302FC25
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： Integrated Multiprotocol Processor User’s Manual
中文描述： RISC PROCESSOR, PQFP132
封裝： PLASTIC, QFP-132
文件頁數(shù)： 61/480頁
文件大?。?/td> 1815K
代理商： MC68302FC25
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System Integration Block (SIB)
MOTOROLA
MC68302 USER’S MANUAL
3-11
* - Considered as 2 operands.
3.1.4.4 Transfer Request Generation
IDMA transfers may be initiated by either internally or externally generated requests. Inter-
nally generated requests can be initiated by setting STR in the CMR. Externally generated
transfers are those requested by an external device using DREQ in conjunction with the ac-
tivation of STR.
Internal Maximum Rate
The first method of internal request generation is a nonstop transfer until the transfer
count is exhausted. If this method is chosen, the IDMA will arbitrate for the bus and begin
transferring data after STR is set and the IDMA becomes the bus master. If no exception
occurs, all operands in the data block will be transferred in sequential bus cycles with the
IDMA using 100 percent of the available bus bandwidth (unless an external bus master
requests the bus or the M68000 core has an unmasked pending interrupt request and
BCLM = 1). See 3.1.6 DMA Bus Arbitration for more details.
Internal Limited Rate
To guarantee that the IDMA will not use all the available system bus bandwidth during a
transfer, internal requests can be limited to the amount of bus bandwidth allocated to the
IDMA. Programming the REQG bits to “internal limited rate” and the BT bits to limit the
percentage of bandwidth achieves this result. As soon as STR is set, the IDMA module
arbitrates for the bus and begins to transfer data when it becomes bus master. If no ex-
ception occurs, transfers will continue uninterrupted, but the IDMA will not exceed the per-
centage of bus bandwidth programmed into the control register (12.5%, 25%, 50%, or
75%). This percentage is calculated over each ensuing 1024 internal clock cycle period.
For example, if 12.5% is chosen, the IDMA will attempt to use the bus for the first 128
clocks of each 1024 clock cycle period. However, because of other bus masters, the IDMA
may not be able to take its 128 clock allotment in a single burst.
External Burst Mode
For external devices requiring very high data transfer rates, the external burst mode al-
lows the IDMA to use all the bus bandwidth to service the device. In the burst mode, the
Table 3-2. IDMA Bus Cycles
Source
Size
Source
Address
Destination
Size
Destination
Address
Cycles
8-bit Bus
Cycles
16-bit Bus
8
8
8
X
X
X
8
X
RW
RW
RRW
RRWW
RWW
RRWW
RW
RWW
RRW
RRWW
16
16
8
8
16
16
16
16
Even
Odd
X
X
Even
Odd
Even
Odd
RWRW*
RWRW*
RWRW*
RWRW*
RWRW*
RWRW*
RWRW*
RWRW*
16
16
16
16
16
16
Even
Odd
Even
Even
Odd
Odd
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PDF描述
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MC68302FE16 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller
MC68302FE16C 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller
MC68302FE20 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller
MC68302FE20C 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller
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