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Instruction Execution Timing
11-2
MC68030 USER’S MANUAL
MOTOROLA
11.2 RESOURCE SCHEDULING
Some of the variability in instruction execution timings results from the overlap of resource
utilization. The processor can be viewed as consisting of eight independently scheduled
resources. Since very little of the scheduling is directly related to instruction boundaries, it
is impossible to make accurate estimates of the time required to execute a particular
instruction without knowing the complete context within which the instruction is executing.
The position of these resources within the MC68030 is shown in Figure 11-1.
11.2.1 Microsequencer
The microsequencer is either executing microinstructions or awaiting completion of
accesses that are necessary to continue executing microcode. The bus controller is
responsible for all bus activity. The microsequencer controls the bus controller, instruction
execution, and internal processor operations such as calculation of effective addresses and
setting of condition codes. The microsequencer initiates instruction word prefetches and
controls the validation of instruction words in the instruction pipe.
11.2.2 Instruction Pipe
The MC68030 contains a three-word instruction pipe where instruction opcodes are
decoded. As shown in Figure 11-1, instruction words (instruction operation words and all
extension words) enter the pipe at stage B and proceed to stages C and D. An instruction
word is completely decoded when it reaches stage D of the pipe. Each of the pipe stages
has a status bit that reflects whether the word in the stage was loaded with data from a bus
cycle that was terminated abnormally. Stages of the pipe are only filled in response to
specific prefetch requests issued by the microsequencer.
Words are loaded into the instruction pipe from the cache holding register. While the
individual stages of the pipe are only 16 bits wide, the cache holding register is 32 bits wide
and contains the entire long word. This long word is obtained from the instruction cache or
the external bus in response to a prefetch request from the microsequencer. When the
microsequencer requests an even-word (long-word aligned) prefetch, the entire long word
is accessed from the instruction cache or the external bus and loaded into the cache holding
register, and the high-order word is also loaded into stage B of the pipe. The instruction word
for the next sequential prefetch can then be accessed directly from the cache holding
register, and no external bus cycle or instruction cache access is required. The cache
holding register provides instruction words to the pipe, regardless of whether the instruction
cache is enabled or disabled.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68030FE20 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030 | QUad Integrated Communications Controller Users Manual |
| MC68030FE33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68040V | 32-Bit Microprocessor(32位微處理器) |
| MC68EC040 | 32-Bit Microprocessors.(32位微處理器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68030RC33B | 制造商:Motorola Inc 功能描述:68030RC33B |
| MC68030RC33C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030RC40B | 制造商:Motorola Inc 功能描述:68030RC40B |
| MC68030RC40C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030RC50B | 制造商:Motorola Inc 功能描述:68030RC50B |
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