參數(shù)資料
型號： MC68030RC25
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： ENHANCED 32-BIT MICROPROCESSOR
中文描述： 32-BIT, 25 MHz, MICROPROCESSOR, CPGA128
封裝： PGA-128
文件頁數(shù)： 511/602頁
文件大?。?/td> 3863K
代理商： MC68030RC25
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Applications Information
MOTOROLA
MC68030 USER’S MANUAL
12-15
where:
tX
t1
t2
t3
t6
t9
t27
t27A
t47A
t60
N
= Refers to AC Electrical Specification #X
= The Clock Period
= The Clock Low Time
= The Clock High Time
= The Clock High to Address Valid Time
= he Clock Low to AS Low Delay
= The Data-In to Clock Low Setup Time
= The BERR/HALT to Clock Low Setup Time
= The Asynchronous Input Setup Time
= The Synchronous Input to CLK High Setup Time
= The Total Number of Clock Periods in the Bus Cycle (Nonburst)
(N
≥
2 for Synchronous Cycles; N
≥
3 for Asynchronous Cycles)
However, many local memory systems do not operate in a truly asynchronous manner
because the memory control logic can either be related to the MC68030's clock or worst
case propagation delays are known; thus, asynchronous setup times for the DSACKx
signals can be guaranteed. The timing requirements for this pseudo-synchronous DSACKx
generation is governed by the equation for t
AVDL
.
Synchronous cycles use the STERM signal to terminate the current bus cycle. In bus cycles
of equal length, STERM has more relaxed timing requirements than DSACKx since an
additional 30 ns is available when comparing t
additional restriction is that STERM must meet the setup and hold times as defined by
specifications #60 and #61, respectively, for all rising edges of the clock during a bus cycle.
The value for tSASL when the total number of clock periods (N) equals two in Table 12-2
requires further explanation. Because the calculated value of this access time (see Equation
12-4 of Table 12-2) is zero under certain conditions, hardware cannot always qualify STERM
with AS at all frequencies. However, such qualification is not a requirement for the
MC68030. STERM can be generated by the assertion of ECS, the falling edge of S0, or most
simply by the output(s) of an address decode or comparator logic. Note that other devices
in the system may require qualification of the access with AS since the MC68030 has the
capability to initiate bus cycles and then abort them before the assertion of AS.
AVSL
(or t
SASL
) to t
AVDL
(or t
SADL
). The only
Table 12-2. Memory Access Time Equations at 20 MHz
N=2
—
—
N=3
46 ns
26 ns
N=4
96 ns
76 ns
N=5
146 ns
126 ns
N=6
196 ns
176 ns
(12-1) t
(12-2) t
(12-3) t
(12-4) t
(12-5) t
AVBHL
=Nt
1;mst2–t6–t27A
(12-6) t
SABHL
=(N-1)t
1–t9–t27A
(12-7) t
AVDV
=Nt
1–t2–t6–t27
(12-8) t
SADV
=(N-1)t
1–t9–t27
AVDL
=(N-1)
=(N-2)t
=(N-1)t
t1–t2–t6–t47A
1–t9–t47A
1–t6–t60
SADL
AVSL
SASL
=(N-1)t
1–t3–t9–t60
21 ns
1 ns
71 ns
51 ns
121 ns
101 ns
171 ns
151 ns
221 ns
201 ns
40 ns
20 ns
90 ns
70 ns
140 ns
120 ns
190 ns
170 ns
240 ns
220 ns
46 ns
26 ns
96 ns
76 ns
146 ns
126 ns
196 ns
176 ns
246 ns
226 ns
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