(8) I2C Timing (V
參數資料
型號： MB95F434KPMC-G-SNE2
廠商： Fujitsu Semiconductor America Inc
文件頁數： 33/56頁
文件大?。?/td> 0K
描述： IC MCU 8BIT 20KB FLASH 32LQFP
標準包裝： 600
系列： 8FX MB95430H
核心處理器： F²MC-8FX
芯體尺寸： 8-位
速度： 16MHz
連通性： I²C，SIO，UART/USART
外圍設備： LVD. POR，PWM，WDT
輸入/輸出數： 29
程序存儲器容量： 20KB（20K x 8）
程序存儲器類型： 閃存
RAM 容量： 496 x 8
電壓 - 電源 (Vcc/Vdd)： 2.4 V ~ 5.5 V
數據轉換器： A/D 17x8/10b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 32-LQFP
包裝： 托盤
其它名稱： 865-1235
MB95430H Series
DS07–12xxx–1E
39
(8) I2C Timing
(VCC = 5.0 V
±10%, AVSS = VSS = 0.0 V, TA = 40°C to +85°C)
*1: R represents the pull-up resistor of the SCL and SDA lines, and C the load capacitor of the SCL and SDA lines.
*2: The maximum tHD;DAT in the Standard-mode is applicable only when the time during which the device is holding
the SCL signal at “L” (tLOW) does not extend.
*3: A Fast-mode I2C-bus device can be used in a Standard-mode I2C-bus system, provided that the condition
of tSU;DAT
≥ 250ns is fulfilled.
(Continued)
Parameter
Symbol Pin name
Condition
Value
Unit
Standard-
mode
Fast-mode
MinMax
SCL clock frequency
fSCL
SCL
R = 1.7 k
Ω,
C = 50 pF*1
0100
0400
kHz
(Repeated) START condition hold time
SDA
↓ → SCL ↓
tHD;STA
SCL, SDA
4.0
—
0.6
—
s
SCL clock “L” width
tLOW
SCL
4.7
—
1.3
—
s
SCL clock “H” width
tHIGH
SCL
4.0
—
0.6
—
s
(Repeated) START condition setup
time
SCL
↑ → SDA ↓
tSU;STA
SCL, SDA
4.7
—
0.6
—
s
Data hold time
SCL
↓ → SDA ↓↑
tHD;DAT
SCL, SDA
0
3.45*2
00.9*3
s
Data setup time
SDA
↓↑ → SCL ↑
tSU;DAT
SCL, SDA
0.25
—
0.1
—
s
STOP condition setup time
SCL
↑ → SDA ↑
tSU;STO
SCL, SDA
4
—
0.6
—
s
Bus free time between STOP condition
and START condition
tBUF
SCL, SDA
4.7
—
1.3
—
s
SDA
SCL
tWAKEUP
tHD;STA
tSU;DAT
fSCL
tHD;STA
tSU;STA
tLOW
tHD;DAT
tHIGH
tSU;STO
tBUF
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PDF描述
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