Sampling at the falling edge of sampling clock*1 and " />
參數(shù)資料
型號(hào)： MB95F168JAPMC-GE1
廠商： Fujitsu Semiconductor America Inc
文件頁(yè)數(shù)： 46/76頁(yè)
文件大?。?/td> 0K
描述： IC MCU FLASH 60K ROM 64LQFP
標(biāo)準(zhǔn)包裝： 1
系列： F²MC MB95160MA
核心處理器： F²MC-8FX
芯體尺寸： 8-位
速度： 16MHz
連通性： I²C，LIN，SIO，UART/USART
外圍設(shè)備： LCD，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 52
程序存儲(chǔ)器容量： 60KB（60K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 2.4 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x8/10b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 64-LQFP
包裝： 托盤
產(chǎn)品目錄頁(yè)面： 722 (CN2011-ZH PDF)
其它名稱： 865-1079
MB95160MA Series
50
DS07–12624–3E
Sampling at the falling edge of sampling clock*1 and enabled serial clock delay*2
(ESCR register : SCES bit
= 1, ECCR register : SCDE bit = 1)
(VCC
= 5.0 V ± 10%, VSS = 0.0 V, TA = 40 °C to + 85 °C)
*1 : Provide switch function whether sampling of reception data is performed at rising edge or falling edge of the
serial clock.
*2 : Serial clock delay function is used to delay half clock for the output signal of serial clock.
*3 : Refer to “ (2) Source Clock/Machine Clock” for tMCLK.
Parameter
Sym-
bol
Pin name
Conditions
Value
Unit
Min
Max
Serial clock cycle time
tSCYC
SCK
Internal clock
operation output pin :
CL
= 80 pF + 1 TTL.
5 tMCLK*3
ns
SCK
↓→SOT delay time
tSLOVI
SCK, SOT
95
+ 95
ns
Valid SIN
→SCK↑
tIVSHI
SCK, SIN
tMCLK*3
+ 190
ns
SCK
↑ → valid SIN hold
time
tSHIXI
SCK, SIN
0
ns
SOT
→SCK↑ delay time
tSOVHI
SCK, SOT
4 tMCLK*3
ns
SCK
SOT
SIN
2.4 V
0.8 V
tSLOVI
2.4 V
0.8 V
2.4 V
0.8 V
tSCYC
tSOVHI
tIVSHI
tSHIXI
0.8 VCC
0.2 VCC
0.8 VCC
0.2 VCC
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