參數(shù)資料
型號： MAX6581TG98+
廠商： MAXIM INTEGRATED PRODUCTS INC
元件分類： 模擬信號調(diào)理
英文描述： SPECIALTY ANALOG CIRCUIT, QCC24
封裝： 4 X 4 MM, ROHS COMPLIANT, TQFN-24
文件頁數(shù)： 18/24頁
文件大?。?/td> 881K
代理商： MAX6581TG98+
±1°C Accurate 8-Channel Temperature Sensor
MAX6581
_______________________________________________________________________________________ 3
ELECTRICAL CHARACTERISTICS (continued)
(VCC = +3.0V to +3.6V, TA = -40NC to +125NC, unless otherwise noted. Typical values are at VCC = +3.3V and TA = +25NC.) (Note 2)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Conversion Time per Channel
tCONV
Resistance cancellation mode off
95
125
156
ms
Resistance cancellation mode on or beta
compensation on
190
250
312
Remote-Diode Source Current
IRJ
High level
Resistance cancellation
mode off
80
100
120
F
A
Low level
8
10
12
High level
Resistance cancellation
mode on or beta
compensation on
160
200
240
Low level
16
20
24
DXP_ and DXN_ Leakage
Current
Standby mode
100
nA
Undervoltage Lockout Threshold
UVLO
Falling edge of VCC disables ADC
2.25
2.80
2.95
V
Undervoltage Lockout Hysteresis
90
mV
Power-On-Reset (POR)
Threshold
VCC falling edge
1.3
2.0
2.2
V
POR Threshold Hysteresis
90
mV
ALERT and OVERT
Output Low Voltage
VOL
ISINK = 1mA
0.01
V
ISINK = 6mA
0.3
Input Leakage Current
ILEAK
-1
+1
F
A
SMBus INTERFACE, STBY
Logic Input Low Voltage
VIL
VCC = 3.6V
0.8
V
Logic Input High Voltage
VIH
VCC = 3.0V
2.2
V
Input Leakage Current
-1
+1
F
A
Output Low Voltage
VOL
ISINK = 6mA
0.1
V
Input Capacitance
CIN
5
pF
SMBus-COMPATIBLE TIMING (Figures 3 and 4) (Note 3)
Serial-Clock Frequency
fSMBCLK
(Note 4)
400
kHz
Bus Free Time Between STOP
and START Condition
tBUF
fSMBCLK = 400kHz
1.6
F
s
START Condition Setup Time
fSMBCLK = 400kHz
0.6
F
s
Repeated START Condition
Setup Time
tSU:STA
90% of SMBCLK to 90% of SMBDATA,
fSMBCLK = 400kHz
50
ns
START Condition Hold Time
tHD:STA
10% of SMBDATA to 90% of SMBCLK,
fSMBCLK = 400kHz
0.6
F
s
STOP Condition Setup Time
tSU:STO
90% of SMBCLK to 90% of SMBDATA,
fSMBCLK = 400kHz
0.6
F
s
Clock Low Period
tLOW
10% to 10%, fSMBCLK = 400kHz
1
F
s
Clock High Period
tHIGH
90% to 90%
0.6
F
s
Data-In Hold Time
tHD:DAT
0
0.9
us
Data-In Setup Time
tSU:DAT
(Note 5)
100
ns
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PDF描述
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參數(shù)描述
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