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ProASIC3/E Flash Family FPGAs
2- 44
v2.1
Selectable Skew between Output Buffer Enable/Disable Time
The configurable skew block is used to delay the output buffer assertion (enable) without affecting deassertion
(disable) time.
Figure 2-31 Block Diagram of Output Enable Path
Figure 2-32 Timing Diagram (option 1: bypasses skew circuit)
Figure 2-33 Timing Diagram (option 2: enables skew circuit)
ENABLE (OUT)
Skew Circuit
Output Enable
(from FPGA core)
I/O Output
Buffers
ENABLE (IN)
MUX
Skew Select
ENABLE (IN)
ENABLE (OUT)
0.1 ns
Less than
0.1 ns
ENABLE (IN)
ENABLE (OUT)
1.2 ns
(typical)
Less than
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PDF描述 |
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