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參數(shù)資料
| 型號： | M7A3P400-FG484 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 400000 GATES, 350 MHz, PBGA484 |
| 封裝： | 1 MM PITCH, FBGA-484 |
| 文件頁數(shù)： | 31/246頁 |
| 文件大?。?/td> | 3010K |
| 代理商： | M7A3P400-FG484 |
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ProASIC3 Flash Family FPGAs
3- 56
v2.1
LVPECL
Low-Voltage Positive Emitter-Coupled Logic (LVPECL) is
another differential I/O standard. It requires that one
data bit be carried through two signal lines. Like LVDS,
two pins are needed. It also requires external resistor
termination.
The full implementation of the LVDS transmitter and
receiver is shown in an example in Figure 3-13. The
building blocks of the LVPECL transmitter-receiver are
one transmitter macro, one receiver macro, three board
resistors at the transmitter end, and one resistor at the
receiver end. The values for the three driver resistors are
different from those used in the LVDS implementation
because the output standard specifications are different.
Timing Characteristics
Figure 3-13 LVPECL Circuit Diagram and Board-Level Implementation
Table 3-80 Minimum and Maximum DC Input and Output Levels
DC Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Units
VCCI
Supply Voltage
3.0
3.3
3.6
V
VOL
Output LOW Voltage
0.96
1.27
1.06
1.43
1.30
1.57
V
VOH
Output HIGH Voltage
1.8
2.11
1.92
2.28
2.13
2.41
V
VIL, VIH
Input LOW, Input HIGH Voltages
0
3.3
0
3.6
0
3.9
V
VODIFF
Differential Output Voltage
0.625
0.97
0.625
0.97
0.625
0.97
V
VOCM
Output Common-Mode Voltage
1.762
1.98
1.762
1.98
1.762
1.98
V
VICM
Input Common-Mode Voltage
1.01
2.57
1.01
2.57
1.01
2.57
V
VIDIFF
Input Differential Voltage
300
mV
Table 3-81 AC Waveforms, Measuring Points, and Capacitive Loads
Input LOW (V)
Input HIGH (V)
Measuring Point* (V)
1.64
1.94
Cross point
Table 3-82 LVPECL
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
Speed Grade
tDOUT
tDP
tDIN
tPY
Units
–F
0.79
2.16
0.05
1.69
ns
Std.
0.66
1.80
0.04
1.40
ns
–1
0.56
1.53
0.04
1.19
ns
–2
0.49
1.34
0.03
1.05
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 3-6 on page 3-5 for derating values.
187 W
100
Ω
ZO = 50
Ω
ZO = 50
Ω
100
Ω
100
Ω
+
–
P
N
P
N
INBUF_LVPECL
OUTBUF_LVPECL
FPGA
Bourns Part Number: CAT16-PC4F12
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