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參數(shù)資料
| 型號： | M7A3P1000-1FGG484IFG484 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PBGA484 |
| 封裝： | 1 MM PITCH, GREEN, FBGA-484 |
| 文件頁數(shù)： | 184/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | M7A3P1000-1FGG484IFG484 |
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
4- 12
v1.1
Core Logic Clock Source
Core logic refers to internal routed nets. Internal routed signals access the CCC via the FPGA Core
Fabric. Similar to the external I/O option, whenever the clock source comes internally from the core
itself, the routed signal is instantiated with a PLLINT macro before connecting to the CCC clock
input (see Figure 4-9 for an example illustration of the connections, shown in red).
Available I/O Standards
Figure 4-9 Illustration of Core Logic Usage
Table 4-4
Available I/O Standards within CLKBUF and CLKBUF_LVDS/LVPECL Macros
CLKBUF_LVCMOS5
CLKBUF_LVCMOS33 1
CLKBUF_LVCMOS25 2
CLKBUF_LVCMOS18
CLKBUF_LVCMOS15
CLKBUF_PCI
CLKBUF_PCIX 2
CLKBUF_GTL25 2
CLKBUF_GTL33 2
CLKBUF_GTLP25 2
CLKBUF_GTLP33 2
CLKBUF_HSTL_I 2
CLKBUF_HSTL_II 2
CLKBUF_SSTL3_I 2
CLKBUF_SSTL3_II 2
CLKBUF_SSTL2_I 2
CLKBUF_SSTL2_II 2
CLKBUF_LVDS 3
CLKBUF_LVPECL
Notes:
1. By default, the CLKBUF macro uses the 3.3 V LVTTL I/O technology. For more details, refer to
2. I/O standards only supported in ProASIC3E and IGLOOe families.
3. BLVDS and M-LVDS standards are supported by CLKBUF_LVDS.
PLL or CLKDLY
Macro
Routed Clock
(from FPGA Core)
Gmn*
To Core
IOuxwByVz*
To Global (or Local)
Routing Network
From Internal
Signals
CLKA
PLLINT
Multiplexer
Tree
_
+
_
+
Gmn* = Global Input Pin
IOuxwByVz = Regular I/O Pin
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