參數資料
型號： M4A3-256/128-12VI
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： PLD
英文描述： High Performance E 2 CMOS In-System Programmable Logic
中文描述： EE PLD, 12 ns, PQFP176
封裝： TQFP-176
文件頁數： 35/61頁
文件大?。?/td> 1169K
代理商： M4A3-256/128-12VI
40
MACH 4 Family
Input Latch Delays with ZHT Option:
tSILZ
Input latch setup time - ZHT
6.0
ns
tHILZ
Input latch hold time - ZHT
0.0
ns
tPDILZi Transparent input latch to internal feedback - ZHT
6.0
ns
Output Delays:
tBUF
Output buffer delay
2.0
ns
tSLW
Slow slew rate delay adder
2.5
ns
tEA
Output enable time
9.5
10.0
12.0
15.0
17.0
ns
tER
Output disable time
9.5
10.0
12.0
15.0
17.0
ns
Power Delay:
tPL
Power-down mode delay adder
2.5
ns
Reset and Preset Delays:
tSRi
Asynchronous reset or preset to internal register output
10.0
12.0
14.0
18.0
20.0
ns
tSR
Asynchronous reset or preset to register output
12.0
14.0
16.0
20.0
22.0
ns
tSRR
Asynchronous reset and preset register recovery time
8.0
10.0
15.0
17.0
ns
tSRW
Asynchronous reset or preset width
10.0
12.0
15.0
17.0
ns
Clock/LE Width:
tWLS
Global clock width low
3.0
5.0
6.0
7.0
ns
tWHS
Global clock width high
3.0
5.0
6.0
7.0
ns
tWLA
Product term clock width low
4.0
5.0
8.0
9.0
10.0
ns
tWHA
Product term clock width high
4.0
5.0
8.0
9.0
10.0
ns
tGWS
Global gate width low (for low transparent) or high
(for high transparent)
5.0
6.0
7.0
ns
tGWA
Product term gate width low (for low transparent) or
high (for high transparent)
4.0
5.0
6.0
9.0
11.0
ns
tWIRL
Input register clock width low
4.5
5.0
6.0
7.0
ns
tWIRH
Input register clock width high
4.5
5.0
6.0
7.0
ns
tWIL
Input latch gate width
5.0
6.0
7.0
ns
MACH 4 TIMING PARAMETERS OVER OPERATING RANGES1 (CONTINUED)
-7
-10
-12
-14
-15
-18
Unit
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
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PDF描述
M4A3-256/128-10VI High Performance E 2 CMOS In-System Programmable Logic
M4A3-256/128-7VI CAP 1500UF 100V ELECT KMH SNAP
M4A3-384/192-10AC High Performance E 2 CMOS In-System Programmable Logic
M4A3-384/192-10AI High Performance E 2 CMOS In-System Programmable Logic
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