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參數(shù)資料
| 型號： | M38K09F8FP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 12 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 14 X 14 MM, 0.80 MM PITCH, PLASTIC, LQFP-64 |
| 文件頁數(shù)： | 35/335頁 |
| 文件大?。?/td> | 2273K |
| 代理商： | M38K09F8FP |
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viii
38K0 Group User’s Manual
List of figures
Fig. 2.4.6 Structure of Baud rate generator ............................................................................. 2-43
Fig. 2.4.7 Structure of Interrupt edge selection register ........................................................ 2-43
Fig. 2.4.8 Structure of Interrupt request register 2 ................................................................. 2-44
Fig. 2.4.9 Structure of Interrupt control register 2 .................................................................. 2-44
Fig. 2.4.10 Serial I/O connection examples (1) ....................................................................... 2-45
Fig. 2.4.11 Serial I/O connection examples (2) ....................................................................... 2-46
Fig. 2.4.12 Serial I/O transfer data format ............................................................................... 2-47
Fig. 2.4.13 Connection diagram ................................................................................................. 2-48
Fig. 2.4.14 Timing chart .............................................................................................................. 2-48
Fig. 2.4.15 Registers setting related to transmitting side ...................................................... 2-49
Fig. 2.4.16 Registers setting related to receiving side ........................................................... 2-50
Fig. 2.4.17 Control procedure of transmitting side .................................................................. 2-51
Fig. 2.4.18 Control procedure of receiving side ...................................................................... 2-52
Fig. 2.4.19 Connection diagram ................................................................................................. 2-53
Fig. 2.4.20 Timing chart .............................................................................................................. 2-53
Fig. 2.4.22 Setting of serial I/O transmission data ................................................................. 2-54
Fig. 2.4.21 Registers setting related to Serial I/O .................................................................. 2-54
Fig. 2.4.23 Control procedure of Serial I/O .............................................................................. 2-55
Fig. 2.4.24 Connection diagram ................................................................................................. 2-56
Fig. 2.4.25 Timing chart .............................................................................................................. 2-57
Fig. 2.4.26 Related registers setting ......................................................................................... 2-57
Fig. 2.4.27 Control procedure of master unit ........................................................................... 2-58
Fig. 2.4.28 Control procedure of slave unit ............................................................................. 2-59
Fig. 2.4.29 Connection diagram (Communication using UART) ............................................ 2-60
Fig. 2.4.30 Timing chart (using UART) ..................................................................................... 2-60
Fig. 2.4.31 Registers setting related to transmitting side ...................................................... 2-62
Fig. 2.4.32 Registers setting related to receiving side ........................................................... 2-63
Fig. 2.4.33 Control procedure of transmitting side .................................................................. 2-64
Fig. 2.4.34 Control procedure of receiving side ...................................................................... 2-65
Fig. 2.4.35 Sequence of setting serial I/O control register again ......................................... 2-67
Fig. 2.7.1 Memory map of registers related to A-D converter .............................................. 2-71
Fig. 2.7.2 Structure of A-D control register .............................................................................. 2-71
Fig. 2.7.3 Structure of A-D conversion register 1 ................................................................... 2-72
Fig. 2.7.4 Structure of A-D conversion register 2 ................................................................... 2-72
Fig. 2.7.5 Structure of Interrupt request register 2 ................................................................. 2-73
Fig. 2.7.6 Structure of Interrupt control register 2 .................................................................. 2-73
Fig. 2.7.7 Connection diagram ................................................................................................... 2-74
Fig. 2.7.8 Related registers setting ........................................................................................... 2-74
Fig. 2.7.9 Control procedure for 8-bit read .............................................................................. 2-75
Fig. 2.7.10 Control procedure for 10-bit read .......................................................................... 2-75
Fig. 2.8.1 Memory map of registers related to watchdog timer ............................................ 2-77
Fig. 2.8.2 Structure of Watchdog timer control register ......................................................... 2-77
Fig. 2.8.3 Structure of CPU mode register .............................................................................. 2-78
Fig. 2.8.4 Watchdog timer connection and division ratio setting .......................................... 2-79
Fig. 2.8.5 Related registers setting ........................................................................................... 2-80
Fig. 2.8.6 Control procedure ....................................................................................................... 2-80
Fig. 2.9.1 Example of poweron reset circuit ............................................................................ 2-81
Fig. 2.9.2 RAM backup system .................................................................................................. 2-81
Fig. 2.10.1 Memory map of registers related to PLL .............................................................. 2-83
Fig. 2.10.2 Structure of USB control register .......................................................................... 2-83
Fig. 2.10.3 Structure of CPU mode register ............................................................................ 2-84
Fig. 2.10.4 Structure of PLL control register ........................................................................... 2-84
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