參數(shù)資料
型號： M32192F8VFP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 128 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁數(shù)： 439/1044頁
文件大?。?/td> 5857K
代理商： M32192F8VFP
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10.8 TOU (Output-Related 24-Bit Timer)
MULTIJUNCTION TIMERS
10
10-149
32192/32195/32196 Group Hardware Manual
Rev.1.10 REJ09B0123-0110 Apr.06.07
BCLK
Count clock
Enable
F/F operation (Note 1)
Count clock period
Count clock-dependent
delay
Write to the enable bit
Note 1: This applies to the case where F/F output is inverted when the timer is enabled.
Inverted
Figure 10.8.2 Count Clock Dependent Delay
(4) Single-shot output mode (without correction function)
In single-shot output mode, the timer generates a pulse in width of "reload register set value + 1" only once
and then stops.
When the timer is enabled after setting the reload register, the counter is loaded with the content of "the
reload register -1" and starts counting synchronously with the count clock at the next cycle. The counter
counts down and when the minimum count is reached, stops upon underflow.
The F/F output waveform in single-shot output mode is inverted (F/F output level changes from "L" to "H" or
vice versa) at startup and upon underflow, generating a single-shot pulse waveform in width of "reload
register set value + 1" only once. An interrupt request and DMA transfer request can be generated when the
counter underflows.
(5) Continuous output mode (without correction function)
In continuous output mode, the timer counts down starting from the set value of the counter and when the
counter underflows, it is loaded with the value that the reload register. Thereafter, this operation is repeated
each time the counter underflows, thus generating inverted consecutive pulses in width of "reload register
set value + 1."
When the timer is enabled after setting the counter and reload register, it starts counting down from the
counter’s set value synchronously with the count clock and when the minimum count is reached, generates
an underflow. At the cycle after this underflow causes the counter to be loaded with the content of "the
reload register -1" and start counting over again at the next cycle. Thereafter, this operation is repeated
each time an underflow occurs. To stop the counter, disable count by writing to the enable bit in software.
The F/F output waveform in continuous output mode is inverted (F/F output level changes from "L" to "H" or
vice versa) at startup and upon underflow, generating a waveform of consecutive pulses until the timer
stops counting. An interrupt request and DMA transfer request can be generated each time the counter
underflows.
<Count clock-dependent delay>
Because the timer operates synchronously with the count clock, up to one count clock-dependent delay
is generated by the time when the timer actually starts operating after writing the enable bit. In operation
mode where the F/F output is inverted when the timer is enabled, there is also a count clock-dependent
delay before the F/F output is inverted.
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PDF描述
M33230GS-20 32-BIT, 20 MHz, MICROPROCESSOR, CPGA179
M33242SP M33210; M33220; M33230 COMPATIBLE, INTERRUPT CONTROLLER, PDIP64
M34250E2-XXXFP 4-BIT, OTPROM, 1.1 MHz, MICROCONTROLLER, PDSO20
M34280E1FP 4-BIT, OTPROM, 4 MHz, MICROCONTROLLER, PDSO20
M34280M1-XXXGP 4-BIT, MROM, MICROCONTROLLER, PDSO20
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M3220-3005-3005 制造商:RAF Electronic Hardware 功能描述:
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