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參數(shù)資料
| 型號： | M30280M6V-XXXHP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 20 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 0.50 MM PITCH, PLASTIC, LQFP-64 |
| 文件頁數(shù)： | 193/415頁 |
| 文件大?。?/td> | 2591K |
| 代理商： | M30280M6V-XXXHP |
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M16C/28 Group
Under development Preliminary specification
Specifications in this manual are tentative and subject to change.
16. MULTI-MASTER I2C bus INTERFACE
Rev.0.60 2004.02.01
page 254 of N
REJ09B0047-0060Z
16.6 I2C0 control register 1 (S3D0 register)
I2C0 control register 1 (address 02E616) controls I2C bus interface circuit.
16.6.1 Bit 0 : Interrupt enable bit by STOP condition (SIM )
This bit enables the I2C bus interface to request an I2C bus interface interrupt by detecting a STOP
condition. If the bit set to “1”, an interrupt request from the I2C bus interface is generated by detecting a
STOP condition ( There is no change for the PIN flag)
16.6.2 Bit 1: Interrupt enable bit at the completion of data receive (WIT)
When with ACK mode (ACK bit = 1) is specified, by the interrupt enable (WIT bit = 1) at the completion of
data receive, the I2C bus interface interrupt request is generated and the PIN bit becomes “0” synchro-
nized with the falling edge of the last data bit clock. The SCL becomes “L” and the ACK clock generation
is suppressed.
Table 16.4 and Figure 16.12 show the I2C Bus interrupt request timing and the communication restart
method. After the communication restart, synchronized with the falling edge of ACK clock, the PIN bit
becomes “0” again and the I2C bus interface interrupt request is generated.
Table16.4 Timing of interrupt generation in data receive
I2C Bus interrupt generation timing
Communication restart method
1) Synchronized with the falling edge of the
The execution of writing to ACK bit of I2C0 clock control
last data bit clock
register. Follow this by a register write to set PIN bit = 1.
(Do not write to the I2C0 data shift register.
The ACK clock operation can be incorrect.)
2) Synchronized with the falling edge of the
The execution of writing to the I2C0 data shift register
ACK clock
The state of the internal WAIT flag can be read out by reading the WIT bit. The internal WAIT flag is set after
writing to the I2C0 data shift register, and it is reset after writing to the I2C0 clock control register. Conse-
quently, the I2C bus interface interrupt request generated by the timing 1) or 2) can be determined. (See
Figure 16.12 The timing of the interrupt generation at the competion of data receive.) In the cases of
transmit and the address data receive immediately after the START condition, the I2C bus interface interrupt
request is only generated at the falling edge of the ACK clock regardless of the value of the WIT bit and the
WAIT flag remains the reset state. Write “0” to the WIT bit when in NACK is specified. (ACK bit = 0)
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