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參數(shù)資料
| 型號(hào)： | M30280F6VHP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 0.50 MM PITCH, PLASTIC, LQFP-64 |
| 文件頁數(shù)： | 357/415頁 |
| 文件大小： | 2591K |
| 代理商： | M30280F6VHP |
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M16C/28 Group
Under development Preliminary specification
Specifications in this manual are tentative and subject to change.
5. Reset
Rev.0.60 2004.02.01
page 28 of N
REJ09B0047-0060Z
5.5.1 Voltage Detection Interrupt
A voltage down detection interrupt request is generated when the input voltage at the VCC pin rises to Vdet4
or more or drops below Vdet4 while the D40 bit in the D4INT register is set to “1” (voltage down detection
interrupt enable). The voltage down detection interrupt shares the interrupt vector with the watchdog timer
interrupt and oscillation stop, re-oscillation detection interrupt.
To use the voltage down detection interrupt to get out of stop mode, set the D41 bit in the D4INT register to
“1” (enable).
The D42 bit in the D4INT register becomes “1” when passing through Vdet4 is detected after the voltage
inputted to the VCC pin is up or down.
A voltage down detection interrupt is generated when the D42 bit changes state from “0” to “1”. The D42 bit
needs to be cleared to “0” by software. However, when D41 bit is “1” and the microcontroller is in stop
mode, if the voltage down detection interrupt occurs (due to voltage applied at VCC increases, passing
through Vdet4), the microcontroller awakes from stop mode with no regard to the status of the D42 bit.
Table 5.5.1.1 shows the voltage down detection interrupt request generation conditions.
It is possible to set the sampling clock detecting that the voltage applied to the VCC pin has passed through
Vdet4 with the DF1 to DF0 bits of D4INT register. Table 5.5.1.2 shows sampling clock periods.
Table 5.5.1.1. Voltage Detection Interrupt Request Generation Conditions
D41 bit
VC27 bit
operation mode
D40 bit
D42 bit
CM02 bit
VC13 bit
Normal
operation
mode(Note 1)
Wait mode
(Note 2)
Stop mode
(Note 2)
Note 1: The status except the wait mode and stop mode is handled as the normal mode.(Refer to “Clock generating circuit”)
Note 2: Refer to “Limitations on stop mode”, “Limitations on wait mode”.
Note 3: An interrupt request for voltage reduction is generated a sampling time after the value of the VC13 bit has changed.
Refer to the “Figure 5.5.1.1.2.2.Voltage Down Detection Interrupt Generation Circuit Operation Example” for
details.
0 to 1
1
0
1
0
1 to 0
0 to 1
1 to 0
0 to 1
1
(Note 3)
– : “0”or “1”
Table 5.5.1.2. Sampling Clock Periods
CPU
clock
(MHz)
DF1 to DF0=00
(CPU clock divided by 8)
Sampling clock (s)
16
3.0
6.0
12.0
24.0
DF1 to DF0=01
(CPU clock divided by 16)
DF1 to DF0=10
(CPU clock divided by 32)
DF1 to DF0=11
(CPU clock divided by 64)
5.5.1.1 Precautions
5.5.1.1.1. Limitations on Stop Mode
Before setting the CM10 bit in the CM1 register to “1”(stop mode), be sure to clear the CM02 bit in the
CM0 register to “0” (do not stop the peripheral function clock). If the CM10 bit in the CM1 register is set to
“1” (stop mode) when the VC13 bit in the VCR1 register is “1” (VCC
≥ Vdet4) while the VC27 bit in the
VCR2 register is “1” (voltage down detection circuit enable) and the D40 bit in the D4INT register is “1”
(voltage down detection interrupt enable) and D41 bit in the D4INT register is “1” (voltage down detection
interrupt is used to get out of stop mode), a voltage down detection interrupt is immediately generated,
causing the microcomputer to exit stop mode.
In systems where the microcomputer enters stop mode when the input voltage at the VCC pin drops below
Vdet4 and exits stop mode when the input voltage rises to Vdet4 or more, make sure the CM10 bit is set
to “1” when VC13 bit is “0” (VCC < Vdet4).
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