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參數(shù)資料
| 型號(hào)： | M30263M6A-XXXFP-U3 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PDSO42 |
| 封裝： | 8.40 X 17.50 MM, 0.80 MM PITCH, LEAD FREE, PLASTIC, SSOP-42 |
| 文件頁(yè)數(shù)： | 76/352頁(yè) |
| 文件大?。?/td> | 2423K |
| 代理商： | M30263M6A-XXXFP-U3 |
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13. Serial I/O
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1
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13.1.3 Special Mode 1 (I2C bus mode)(UART2)
I2C bus mode is provided for use as a simplified I2C bus interface compatible mode. Table 13.1.3.1 lists
the specifications of the I2C bus mode. Table 13.1.3.2 and 13.1.3.3 list the registers used in the I2C bus
mode and the register values set. Table 13.1.3.4 lists the I2C bus mode fuctions. Figure 13.1.3.1 shows
the block diagram for I2C bus mode. Figure 13.1.3.2 shows SCL2 timing.
As shown in Table 13.1.3.2, the microcomputer is placed in I2C bus mode by setting the SMD2 to SMD0
bits to ‘0102’ and the IICM bit to “1”. Because SDA2 transmit output has a delay circuit attached, SDA
output does not change state until SCL2 goes low and remains stably low.
Table 13.1.3.1. I2C bus Mode Specifications
Item
Specification
Transfer data format
Transfer data length: 8 bits
Transfer clock
During master
The CKDIR bit in the U2MR register is set to “0” (internal clock) : fj/ (2(n+1))
fj = f1SIO, f2SIO, f8SIO, f32SIO. n: Setting value in the U2BRG register
0016 to FF16
During slave
The CKDIR bit is set to “1” (external clock
) : Input from SCL pin
Transmission start condition
Before transmission can start, the following requirements must be met (Note 1)
_ The TE bit in the U2C1 register is set to "1" (transmission enabled)
_ The TI bit in the U2C1 register is set to "0" (data present in U2TB register)
Reception start condition
Before reception can start, the following requirements must be met (Note 1)
_ The RE bit in the U2C1 register is set to "1" (reception enabled)
_ The TE bit in the U2C1 register is set to "1" (transmission enabled)
_ The TI bit in the U2C1 register is set to "0" (data present in the UiTB register)
When start or stop condition is detected, acknowledge undetected, and acknowledge
detected
Error detection
Overrun error (Note 2)
This error occurs if the serial I/O started receiving the next data before reading the
U2RB register and received the 8th bit of the next data
Select function
Arbitration lost
Timing at which the ABT bit in the U2RB register is updated can be selected
SDA2 digital delay
No digital delay or a delay of 2 to 8 U2BRG count source clock cycles selectable
Clock phase setting
With or without clock delay selectable
Note 1: When an external clock is selected, the conditions must be met while the external clock is in the
high state.
Note 2: If an overrun error occurs, the value in the U2RB register will be indeterminate. The IR bit in the
S2RIC register does not change.
Interrupt request
generation timing
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