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參數(shù)資料
| 型號(hào)： | M30260M3A-XXXGP-U5 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP48 |
| 封裝： | 7 X 7 MM, 0.50 MM PITCH, LEAD FREE, PLASTIC, LQFP-48 |
| 文件頁(yè)數(shù)： | 340/352頁(yè) |
| 文件大?。?/td> | 2423K |
| 代理商： | M30260M3A-XXXGP-U5 |
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10. Watchdog Timer
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10. Watchdog Timer
The watchdog timer is the function of detecting when the program is out of control. Therefore, we recom-
mend using the watchdog timer to improve reliability of a system. The watchdog timer contains a 15-bit
counter which counts down the clock derived by dividing the CPU clock using the prescaler. Whether to
generate a watchdog timer interrupt request or apply a watchdog timer reset as an operation to be per-
formed when the watchdog timer underflows after reaching the terminal count can be selected using the
PM12 bit in the PM1 register. The PM12 bit can only be set to “1” (reset). Once this bit is set to “1”, it cannot
be set to “0” (watchdog timer interrupt) in a program. Refer to 5.3 Watchdog Timer Reset for the details of
watchdog timer reset.
When the main clock source is selected for CPU clock, on-chip oscillator clock, PLL clock, the WDC7 bit
value in the WDC register for prescaler can be chosen to be 16 or 128. If a sub-clock is selected for CPU
clock, the prescaler is always 2 no matter how the WDC7 bit is set. The period of watchdog timer can be
calculated as given below. The period of watchdog timer is, however, subject to an error due to the
prescaler.
For example, when CPU clock = 16 MHz and the divide-by-N value for the prescaler= 16, the watchdog
timer period is approx. 32.8 ms.
The watchdog timer is initialized by writing to the WDTS register. The prescaler is initialized after reset.
Note that the watchdog timer and the prescaler both are inactive after reset, so that the watchdog timer is
activated to start counting by writing to the WDTS register.
In stop mode, wait mode and when erase/program opration is excuting in EW1 mode without erase sus-
pend requeired, the watchdog timer and prescaler are stopped. Counting is resumed from the held value
when the modes or state are released.
Figure 10.1 shows the block diagram of the watchdog timer. Figure 10.2 shows the watchdog timer-related registers.
With main clock source chosen for CPU clock, on-chip oscillator clock, PLL clock
Watchdog timer period =
With sub-clock chosen for CPU clock
Watchdog timer period =
Prescaler dividing (16 or 128) X Watchdog timer count (32768)
CPU clock
Prescaler dividing (2) X Watchdog timer count (32768)
CPU clock
Figure 10.1. Watchdog Timer Block Diagram
CPU
clock
Write to WDTS register
RESET
PM12 = 0
Watchdog timer
Set to
“7FFF16”
1/128
1/16
CM07 = 0
WDC7 = 1
CM07 = 0
WDC7 = 0
CM07 = 1
1/2
Prescaler
PM12 = 1
Watchdog timer
interrupt request
Reset
PM22 = 0
PM22 = 1
On-chip oscillator clock
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