Revision 13 2-55 Table 2-85 Parameter Definition and Measuring Nodes Parameter Name Parameter Definition Meas" />
參數(shù)資料
型號： M1A3PE3000L-FGG484
廠商： Microsemi SoC
文件頁數(shù)： 129/162頁
文件大小： 0K
描述： IC FPGA 1KB FLASH 3M 484-FBGA
標準包裝： 40
系列： ProASIC3EL
RAM 位總計： 516096
輸入/輸出數(shù)： 341
門數(shù)： 3000000
電源電壓： 1.14V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 484-BGA
供應商設備封裝： 484-FPBGA（23x23）
ProASIC3E Flash Family FPGAs
Revision 13
2-55
Table 2-85 Parameter Definition and Measuring Nodes
Parameter Name
Parameter Definition
Measuring Nodes
(from, to)*
tOCLKQ
Clock-to-Q of the Output Data Register
HH, DOUT
tOSUD
Data Setup Time for the Output Data Register
FF, HH
tOHD
Data Hold Time for the Output Data Register
FF, HH
tOSUE
Enable Setup Time for the Output Data Register
GG, HH
tOHE
Enable Hold Time for the Output Data Register
GG, HH
tOCLR2Q
Asynchronous Clear-to-Q of the Output Data Register
LL, DOUT
tOREMCLR
Asynchronous Clear Removal Time for the Output Data Register
LL, HH
tORECCLR
Asynchronous Clear Recovery Time for the Output Data Register
LL, HH
tOECLKQ
Clock-to-Q of the Output Enable Register
HH, EOUT
tOESUD
Data Setup Time for the Output Enable Register
JJ, HH
tOEHD
Data Hold Time for the Output Enable Register
JJ, HH
tOESUE
Enable Setup Time for the Output Enable Register
KK, HH
tOEHE
Enable Hold Time for the Output Enable Register
KK, HH
tOECLR2Q
Asynchronous Clear-to-Q of the Output Enable Register
II, EOUT
tOEREMCLR
Asynchronous Clear Removal Time for the Output Enable Register
II, HH
tOERECCLR
Asynchronous Clear Recovery Time for the Output Enable Register
II, HH
tICLKQ
Clock-to-Q of the Input Data Register
AA, EE
tISUD
Data Setup Time for the Input Data Register
CC, AA
tIHD
Data Hold Time for the Input Data Register
CC, AA
tISUE
Enable Setup Time for the Input Data Register
BB, AA
tIHE
Enable Hold Time for the Input Data Register
BB, AA
tICLR2Q
Asynchronous Clear-to-Q of the Input Data Register
DD, EE
tIREMCLR
Asynchronous Clear Removal Time for the Input Data Register
DD, AA
tIRECCLR
Asynchronous Clear Recovery Time for the Input Data Register
DD, AA
Note: *See Figure 2-26 on page 2-54 for more information.
相關PDF資料
PDF描述
ACC49DRXH-S734 CONN EDGECARD 98POS DIP .100 SLD
GBB105DHAR CONN EDGECARD 210PS R/A .050 SLD
FSM25DSES-S243 CONN EDGECARD 50POS .156 EYELET
RBB100DHAR CONN EDGECARD 200PS R/A .050 DIP
GSC65DRAI CONN EDGECARD 130PS R/A .100 SLD
相關代理商/技術參數(shù)
參數(shù)描述
M1A3PE3000L-FGG484I 功能描述:IC FPGA 1KB FLASH 3M 484-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3EL 標準包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75）
M1A3PE3000L-FGG484M 制造商:Microsemi Corporation 功能描述:FPGA PROASIC?3EL FAMILY 3M GATES 130NM (CMOS) TECHNOLOGY 1.2 - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 341 I/O 484FBGA 制造商:Microsemi Corporation 功能描述:IC FPGA 3M GATES W/M1 484FBGA
M1A3PE3000L-FGG896 功能描述:IC FPGA 1KB FLASH 3M 896-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3EL 產品培訓模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產品:Cyclone? IV FPGAs 標準包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計:6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應商設備封裝:484-FBGA（23x23）
M1A3PE3000L-FGG896I 功能描述:IC FPGA 1KB FLASH 3M 896-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3EL 標準包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75）
M1A3PE3000L-FGG896M 制造商:Microsemi Corporation 功能描述:FPGA PROASIC?3EL FAMILY 3M GATES 130NM (CMOS) TECHNOLOGY 1.2 - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 3M GATES W/M1 896FBGA
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