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參數(shù)資料
| 型號： | LU5X34F |
| 英文描述： | Quad Gigabit Ethernet Transceiver |
| 中文描述： | 四個千兆以太網(wǎng)收發(fā)器 |
| 文件頁數(shù)： | 9/26頁 |
| 文件大?。?/td> | 445K |
| 代理商： | LU5X34F |
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9
Lucent Technologies Inc.
Preliminary Data Sheet
July 2000
LU5X34F
Quad Gigabit Ethernet Transceiver
Input/Output Information
(continued)
Table 3a. Pinout—Channel A I/O
Name
Pin
A14
C13
D12
B14
A15
D13
C14
B15
A16
A17
B11
C10
A11
B10
A10
B9
A9
C9
A8
B8
C12
I/O
Input
Level
TTL/
CMOS
Description
TXA9
TXA8
TXA7
TXA6
TXA5
TXA4
TXA3
TXA2
TXA1
TXA0
RXA9
RXA8
RXA7
RXA6
RXA5
RXA4
RXA3
RXA2
RXA1
RXA0
TXCLKA
Channel A, Transmit Data [9:0].
Parallel input bits [9:0], one 10-bit, 8b/10b encoded
data byte, clocked-in on the rising edge of TXCLKA.
TXA0 is the LSB.
Output
TTL/
CMOS
Channel A, Receive Data [9:0].
Parallel output bits [9:0], one 10-bit data type, clocked-
out on the alternate rising edge of RXCLK0A,
RXCLK1A. RXA0 is the LSB.
Input
TTL/
CMOS
Transmit Clock (100 MHz—125 MHz).
Used to latch TXA[9:0] data into the LU5X34F.
Synchronous with REFCLK(N)
RXCLK0A
C11
Output
TTL/
CMOS
TTL/
CMOS
TTL/
CMOS
TTL/
CMOS
TTL/
CMOS
TTL/
CMOS
PECL
Channel A, Receive Byte-Align Clock 0.
RXCLK1A
B12
Output
Channel A, Receive Byte-Align Clock 1.
ENCDETA
E2
Input
Channel A, Enable Comma Detect A.
COMDETA
A12
Output
Channel A, Byte-Aligned Comma A.
EWRAPA
D1
Input
Channel A, Loopback at Serial I/O A.
LCKREFNA
E1
Input
Channel A, Lock Receiver to Clock.
HDINAP
HDINAN
HDOUTAP
HDOUTAN
LDSTA
D15, E14
Input
Channel A, Differential Serial Inputs.
F14, E15
Output
PECL
Channel A, Differential Serial Outputs.
F3
Input
TTL/
CMOS
Channel A, Load Test[5:1] Inputs.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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