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參數(shù)資料
| 型號(hào)： | MC9328MX21VMR2 |
| 廠(chǎng)商： | Freescale Semiconductor |
| 文件頁(yè)數(shù)： | 16/100頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU I.MX21 266MHZ 289-MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 系列： | i.MX21 |
| 核心處理器： | ARM9 |
| 芯體尺寸： | 32-位 |
| 速度： | 266MHz |
| 連通性： | 1 線(xiàn)，EBI/EMI，I²C，IrDA，MMC，智能卡，SPI，SSI，UART/USART，USB OTG |
| 外圍設(shè)備： | DMA，I²S，LCD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 192 |
| 程序存儲(chǔ)器類(lèi)型： | ROMless |
| 電壓 - 電源 (Vcc/Vdd)： | 1.45 V ~ 3.3 V |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 289-LFBGA |
| 包裝： | 帶卷 (TR) |
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MC9328MX21 Technical Data, Rev. 3.4
22
Freescale Semiconductor
Specifications
Figure 6. MMD (ATI) Drives Clock, MMD Read BMI Timing
(MMD_MODE_SEL=1, MASTER_MODE_SEL=0,MMD_CLKOUT=0)
Note:
All the timings assume that the hclk is running at 133 MHz.
Note:
The MIN period of the 1T is assumed that MMD latch data at falling edge.
Note:
If the MMD latch data at next rising edge, the ideally max clock can be as much as double, but because the BMI data pads
are slow pads and it max frequency can only up to 18MHz, the max clock frequency can only up to 36 MHz.
3.8.1.1.2
MMD Write BMI Timing
Figure 7 shows the MMD write BMI timing when MMD drives clock. On each falling edge of BMI_CLK/
CS BMI checks the BMI_WRITE logic level to determine if the current cycle is a write cycle. If the BMI_
WRITE is logic low, it latches data into the RxFIFO on each falling edge of BMI_CLK/CS signal.
Table 14. MMD Read BMI Timing Table when MMD Drives Clock
Item
Symbol
Minimum
Typical
Maximum
Unit
Clock period
1T
33.3
–
ns
write setup time
Ts
11
–
ns
read_req hold time
Trh
6
–
24
ns
transfer data setup time
Tds
6
–
14
ns
transfer data hold time
Tdh
6
-
14
ns
BMI_CLK/CS
BMI_READ_REQ
BMI_WRITE
BMI_D[15:0]
TxD1
TxD2
Last TxD
Trh
1T
Tds
Ts
Tdh
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PDF描述 |
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