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LatticeECP/EC and LatticeXP
Lattice Semiconductor
sysCLOCK PLL Design and Usage Guide
11-13
Figure 11-9. Clock Preferences in the Pre-map Preference Editor
Secondary Clock Sources and Distribution
LatticeECP/EC and LatticeXP devices support quadrant base Secondary Clocks. Figure 11-10 describes the Sec-
ondary Clock arrangement.
Figure 11-10. Secondary Clock Center Switch Box
Limitations on Secondary Clock Availability
As illustrated in Figure 11-11, three secondary clocks are shared with CLK, CE and LSR.
This routing scheme limits the secondary clocks available per quadrant base to three, which results in a maximum
of 12 available secondary clocks per device. Figure 11-11 illustrates the primary and secondary clock distribution
structure of the PFUs.
QUADRANT TR
Scondary Clock Trunk
QUADRANT BL
Scondary Clock Trunk
QUADRANT BR
Scondary Clock Trunk
PCLKT7
PCLKT2
PC
L
K
T
0
PC
L
K
T
5
General
Routing
4
General
Routing
4
General
Routing
4
QUADRANT TR
Scondary Clock Trunk
General
Routing
4
Secondary Clocks in Center Switch Box
SCLK0 SCLK1 SCLK2 SCLK3
SCLK3 SCLK2 SCLK1 SCLK0
8:1
SCLK0 SCLK1 SCLK2 SCLK3
SCLK3 SCLK2 SCLK1 SCLK0
8:1
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PDF描述
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