參數(shù)資料
型號： LFXP15E-3F256I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 307/397頁
文件大小： 0K
描述： IC FPGA 15.5KLUTS 188I/O 256-BGA
標(biāo)準(zhǔn)包裝： 90
系列： XP
邏輯元件/單元數(shù)： 15000
RAM 位總計： 331776
輸入/輸出數(shù)： 188
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
Board Timing Guidelines
Lattice Semiconductor
for the DDR SDRAM Controller IP Core
17-15
From the Hold Report below, which was run for MIN conditions. The report shown here is for ddr_ad* only.
tCCTRL (min) = (3.124-1.905) + 0.928 = 2.147 ns
Find delays similarly for ddr_ras_n, ddr_cas_n, ddr_we_n, ddr_ba, ddr_cs_n and ddr_cke signals. Then take the
min of those delays as tCCTRL (min).
===========================================================================
Preference: CLOCK_TO_OUT PORT “ddr_ad_*” 5.500000 ns CLKNET “ddr_clk_c” ;
12 items scored, 0 timing errors detected.
Passed:
The following path meets requirements by 2.147ns
Logical Details:
Cell type
Pin type
Cell name
(clock net +/-)
Source:
Unknown
Q
U1_ddrct_np_o4_1_008/U1_cmdexe/ddr_adZ0Z_4
(from
ddr_clk_c -)
Destination:
Port
Pad
ddr_ad_4
Data Path Delay:
0.928ns
(100.0% logic, 0.0% route), 1 logic levels.
Clock Path Delay:
3.124ns
(25.8% logic, 74.2% route), 2 logic levels.
Constraint Details:
3.124ns delay clk to ddr_ad_4 less
1.905ns feedback compensation
0.928ns delay ddr_ad_4 to ddr_ad_4 (totaling 2.147ns) meets
0.000ns hold offset clk to ddr_ad_4 by 2.147ns
Physical Path Details:
Clock path clk to ddr_ad_4:
Name
Fanout
Delay (ns)
Site
Resource
IN_DEL
---
0.576
AB4.PAD to
AB4.INCK clk
ROUTE
1
0.507
AB4.INCK to
LLHPPLL.CLKIN clk_c
MCLK_DEL
---
0.231
LLHPPLL.CLKIN to
LLHPPLL.MCLK U2_ddr_pll_orca/ddr_pll_0_0
ROUTE
449
1.810
LLHPPLL.MCLK to
T26.SC ddr_clk_c
--------
3.124
(25.8% logic, 74.2% route), 2 logic levels.
Data path ddr_ad_4 to ddr_ad_4:
Name
Fanout
Delay (ns)
Site
Resource
OUTREG_DEL
---
0.928
T26.SC to
T26.PAD ddr_ad_4 (from ddr_clk_c)
--------
0.928
(100.0% logic, 0.0% route), 1 logic levels.
Feedback path:
Name
Fanout
Delay (ns)
Site
Resource
NCLK_DEL
---
0.231
LLHPPLL.CLKIN to
LLHPPLL.NCLK U2_ddr_pll_orca/ddr_pll_0_0
ROUTE
136
1.674
LLHPPLL.NCLK to
LLHPPLL.FB pll_nclk
--------
1.905
(12.1% logic, 87.9% route), 1 logic levels.
Report:
2.220ns is the maximum offset for this preference.
相關(guān)PDF資料
PDF描述
HMC43DRTN-S734 CONN EDGECARD 86POS DIP .100 SLD
LFXP15C-3F256I IC FPGA 15.5KLUTS 188I/O 256-BGA
MAX4924ELT+T IC CTLR OVP W/EXT PFET 6-UDFN
MAX4842AELT+T IC CTLR OVP 4.7V 6-UDFN
MAX4840AELT+T IC CTLR OVP 5.8V 6-UDFN
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
LFXP15E-3F388C 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 268 IO 1. 2V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP15E-3F388I 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 268 IO 1. 2V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP15E-3F484C 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 1.2V -3 S pd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP15E-3F484I 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 1.2V -3 S pd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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