參數(shù)資料
型號: ISPLSI5512VA-100LQ208
廠商: LATTICE SEMICONDUCTOR CORP
元件分類: PLD
英文描述: In-System Programmable 3.3V SuperWIDE⑩ High Density PLD
中文描述: EE PLD, 13 ns, PQFP208
封裝: PLASTIC, QFP-208
文件頁數(shù): 15/26頁
文件大?。?/td> 331K
代理商: ISPLSI5512VA-100LQ208
Specifications
ispLSI 5512VA
15
ispLSI 5512VA Timing Model
PT Controls
t
sck
t
pck
t
ptsacken
tpcken
tscken
#48
Register
t
mbp
#29
t
mlat
#30
t
msu
#32
Dedicated
Input Buffers
t
gclk0
t
gclk123
#58
#59
#60
#61
#62
#63
Output
Buffer
I/O
Pad
I/O
Pad
INPUT
OUTPUT
PTSA
GRP
t
grpi
GLB/Macrocell
t
andhs
t
goe
t
toe
t
grst
t
slfd
t
slf
t
sls
t
andlp
#39
t
5ptcom
t
5ptxcom
t
5ptreg
t
t
5ptxreg
t
ptsacom
t
srst
t
prst
t
poe
t
gpoe
t
idcom
t
idreg
#21
t
mh
t
mco
t
msuce
t
mrst
t
mhce
t
grpm
t
slsd
Slew
#28
#27
#25
#26
Input
Pad
Buffer Delays
t
odcom
#22
t
odreg
#23
t
odz
#24
AND Array
t
gclken1
t
gclken0
t
ftog
Input
Buffer
#56
#55
#38
#40
#44
#42
#41
#45
#43
#49
#46
#37
#33
#31
#35
#34
#36
#50
#51
#52
#53
#54
#57
Internal Timing Parameters
1
Over Recommended Operating Conditions
-110
-100
-70
MIN MAX MIN MAX MIN MAX
UNIT
PARAM
#
2
DESCRIPTION
GRP
t
grpi
t
grpm
Global Control Delays
t
gclk01
t
gclk23
t
gclken0
t
gclken1
t
grst
t
goe
t
toe
1. Internal Timing Parameters are not tested and are for reference only.
Refer to Timing Model in this data sheet for further details.
57
58
GRP Delay from I/O Pad
GRP Delay from Macrocell
1.5
1.2
2
3
ns
ns
1.2
1.2
59
60
61
62
63
64
65
Global Clock 0 or 1 Delay
Global Clock 2 or 3 Delay
Global CLKEN 0 Delay
Global CLKEN 1 Delay
Global Set/Reset Delay
Global OE Delay
Test OE Delay
1.2
2.2
1.7
2.7
14.2
4.8
4.7
1.7
2.7
2.4
3.4
15.8
6.3
6.2
2.4
4.4
3.4
5.4
23.4
9.4
9.4
ns
ns
ns
ns
ns
ns
ns
Timing Rev 4.0
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PDF描述
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