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參數(shù)資料
| 型號(hào)： | ISPLSI3256A-70LQ |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | PLD |
| 英文描述： | In-System Programmable High Density PLD |
| 中文描述： | EE PLD, 18 ns, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁(yè)數(shù)： | 6/13頁(yè) |
| 文件大小： | 163K |
| 代理商： | ISPLSI3256A-70LQ |
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Specifications
ispLSI 3256A
6
UA
–
–
–
NI
24.5
13.5
13.5
23.0
23.0
External Switching Characteristics
1, 2, 3
Over Recommended Operating Conditions
t
pd1
t
pd2
f
max
f
max (Ext.)
f
max (Tog.)
t
su1
t
co1
t
h1
t
su2
t
co2
t
h2
t
r1
t
rw1
t
ptoeen
t
ptoedis
t
goeen
t
goedis
t
toeen
t
toedis
t
wh
t
wl
t
su3
t
h3
UNITS
-70
MIN.
–
–
77.0
TEST
COND.
1. Unless noted otherwise, all parameters use 20 PTXOR path and ORP.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4.
f
max (Toggle) may be less than 1/(
t
wh +
t
wl). This is to allow for a clock duty cycle of other than 50%.
5. Reference Switching Test Conditions section.
Table 2-0030C/3256A
1
5
3
1
( )
-50
MIN.
–
–
57.0
MAX.
15.0
18.0
MAX.
20.0
24.5
DESCRIPTION
#
2
PARAMETER
A
A
A
1 Data Prop. Delay, 4PT Bypass, ORP Bypass
2 Data Prop. Delay
3 Clk Frequency with Internal Feedback
ns
ns
MHz
–
–
–
–
–
A
–
4 Clk Frequency with Ext. Feedback
5 Clk Frequency, Max. Toggle
6 GLB Reg. Setup Time before Clk, 4 PT Bypass
7 GLB Reg. Clk to Output Delay, ORP Bypass
8 GLB Reg. Hold Time after Clk, 4 PT Bypass
–
–
–
–
–
–
MHz
MHz
ns
ns
ns
4
9.0
–
–
–
–
–
–
A
–
B
C
B
C
B
C
9 GLB Reg. Setup Time before Clk
10 GLB Reg. Clk to Output Delay
11 GLB Reg. Hold Time after Clk
12 Ext. Reset Pin to Output Delay
13 Ext. Reset Pulse Duration
14 Input to Output Enable
15 Input to Output Disable
16 Global OE Output Enable
17 Global OE Output Disable
18 Test OE Output Enable
19 Test OE Output Disable
–
–
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
20 Ext. Synchronous Clk Pulse Duration, High
21 Ext. Synchronous Clk Pulse Duration, Low
22 I/O Reg Setup Time before Ext. Sync Clk (Y3, Y4)
23 I/O Reg Hold Time after Ext. Sync Clk (Y3, Y4)
6.0
6.0
5.0
0.0
–
–
–
–
–
–
–
–
ns
ns
ns
ns
50.0
83.0
9.5
–
0.0
11.0
0.0
10.0
10.5
15.0
18.0
18.0
11.0
11.0
17.0
17.0
37.0
63.0
12.5
0.0
15.0
0.0
13.5
8.0
8.0
7.0
0.0
12.0
14.0
20.0
24.5
-90
MIN. MAX.
–
–
90.0
12.0
15.0
–
–
–
–
7.5
–
–
–
–
–
–
–
–
–
–
–
–
4.0
4.0
5.0
0.0
–
–
–
–
61.0
125
8.0
–
0.0
9.0
0.0
6.5
9.0
13.5
16.0
16.0
10.0
10.0
10.0
10.0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ISPLSI3256A-90LM | In-System Programmable High Density PLD |
| ISPLSI3256A-90LQ | In-System Programmable High Density PLD |
| ISPLSI3256E-100LB320 | In-System Programmable High Density PLD |
| ISPLSI3256E-70LB320 | In-System Programmable High Density PLD |
| ISPLSI3256E-70LQ | In-System Programmable High Density PLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ispLSI3256A-70LQI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI3256A-90LQ | 制造商:Lattice Semiconductor Corporation 功能描述: |
| ISPLSI3256E100LB320 | 制造商:LATTICE 功能描述:* |
| ispLSI3256E-100LB320 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI3256E-70LB320 | 制造商:Rochester Electronics LLC 功能描述: 制造商:Lattice Semiconductor Corporation 功能描述: |
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