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參數(shù)資料
| 型號： | ISPLSI1048EA-125LT128 |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | PLD |
| 英文描述： | In-System Programmable High Density PLD |
| 中文描述： | EE PLD, 10 ns, PQFP128 |
| 封裝： | TQFP-128 |
| 文件頁數(shù)： | 8/14頁 |
| 文件大小： | 182K |
| 代理商： | ISPLSI1048EA-125LT128 |
Specifications
ispLSI 1048EA
8
Internal Timing Parameters
1
t
ob
t
sl
1. Internal timing parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
Table 2-0037A/1048EA
v.2.0
Outputs
UNITS
-100
MIN. MAX.
DESCRIPTION
#
PARAMETER
50 Output Buffer Delay
51 Output Slew Limited Delay Adder
ns
ns
t
oen
t
odis
t
goe
52 I/O Cell OE to Output Enabled
53 I/O Cell OE to Output Disabled
54 Global OE
ns
ns
ns
t
gy0
t
gy1/2
t
gcp
t
ioy2/3
t
iocp
55 Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
ns
Global Reset
t
gr
Clocks
60 Global Reset to GLB and I/O Registers
ns
56 Clock Delay, Y1 or Y2 to Global GLB Clock Line
57 Clock Delay, Clock GLB to Global GLB Clock Line
58 Clock Delay, Y2 or Y3 to I/O Cell Global Clock Line
59 Clock Delay, Clock GLB to I/O Cell Global Clock Line
ns
ns
ns
ns
-125
MIN. MAX.
-170
MIN. MAX.
—
—
—
—
—
0.9
0.9
6.0
3.3
3.3
2.6
0.9
—
0.4
0.9
0.8
0.0
0.8
0.9
1.8
0.0
2.8
—
—
—
—
—
1.1
—
0.9
0.8
0.0
0.8
1.7
6.0
4.0
4.0
3.0
1.1
2.1
0.9
1.8
0.0
2.8
—
—
—
—
—
1.9
—
1.5
0.8
0.0
0.8
2.0
6.0
5.1
5.1
3.9
1.9
5.1
1.5
1.8
0.0
2.8
相關PDF資料 |
PDF描述 |
|---|---|
| ISPLSI1048EA-170LT128 | In-System Programmable High Density PLD |
| ISPLSI2032-150LJ | In-System Programmable High Density PLD |
| ISPLSI2032-110LJI | In-System Programmable High Density PLD |
| ISPLSI2032-110LT44 | In-System Programmable High Density PLD |
| ISPLSI2032-110LT44I | In-System Programmable High Density PLD |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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