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參數(shù)資料
| 型號(hào)： | ISPLSI1048C |
| 廠商： | Lattice Semiconductor Corporation |
| 英文描述： | In-System Programmable High Density PLD |
| 中文描述： | 在系統(tǒng)可編程高密度可編程邏輯器件 |
| 文件頁(yè)數(shù)： | 8/12頁(yè) |
| 文件大小： | 185K |
| 代理商： | ISPLSI1048C |
Specifications
ispLSI 1048C/883
8
ispLSI 1048C/883 Timing Model
GLB Reg
Delay
I/O Pin
(Output)
ORP
Delay
Feedback
4 PT Bypass
#36
20 PT
XOR Delays
Control
PTs
#447
LDelay
#34, 35
Input
RST
DiClock
I/O Pin
(Input)
Y0
Y1,2,3
D
Q
GRP 4
#32
GLB Reg Bypass
#40
ORP Bypass
#49
D
Q
RST
RE
OE
CK
I/O Reg Bypass
#24
I/O Cell
ORP
GLB
GRP
I/O Cell
#25 - 29
#37, 38, 39
#57, 58
#54
#48
Reset
Ded. In
#30
#59
#59
#
41, 42,
#51, 52
#50
GOE0, 1
0491A/48
#53
Derivations of
t
su,
t
h and
t
co from the Product Term Clock
1
t
su
= Logic + Reg su - Clock (min)
=
(
t
iobp +
t
grp4 +
t
20ptxor
)
+
(
t
gsu
) - (
t
iobp +
t
grp4 +
t
ptck(min)
)
=
(
#24 + #32 + #38
)
+
(
#41
) - (
#24 + #32 + #47
)
8.0 ns= (4.3 + 6.7 + 7.5) + (3.9) - (4.3 + 6.7 + 3.4)
t
h
= Clock (max) + Reg h - Logic
=
(
t
iobp +
t
grp4 +
t
ptck(max)
)
+
(
t
gh
) - (
t
iobp +
t
grp4 +
t
20ptxor
)
=
(
#24 + #32 + #47
)
+
(
#42
) - (
#24 + #32 + #38
)
8.0 ns= (4.3 + 6.7 + 8.2) + (7.3) - (4.3 + 6.7 + 7.5)
t
co
= Clock (max) + Reg co + Output
=
(
t
iobp +
t
grp4 +
t
ptck(max)
)
+
(
t
gco
)
+
(
t
orp +
t
ob
)
=
(
#24 + #32 + #47
)
+
(
#43
)
+
(
#48 + #50
)
32.8 ns = (4.3 + 6.7 + 8.2) + (7.3) + (3.4 + 2.9)
Derivations of
t
su,
t
h and
t
co from the Clock GLB
1
t
su
= Logic + Reg su - Clock (min)
=
(
t
iobp +
t
grp4 +
t
20ptxor
)
+
(
t
gsu
) - (
t
gy0(min) +
t
gco +
t
gcp(min)
)
=
(
#24 + #32 + #38
)
+
(
#41
) - (
#54 + #43 + #56
)
10.1 ns= (4.3 + 6.7 + 7.5) + (3.9) - (7.4 + 2.3 + 2.6)
t
h
= Clock (max) + Reg h - Logic
=
(
t
gy0(max) +
t
gco +
t
gcp(max)
)
+
(
t
gh
) - (
t
iobp +
t
grp4 +
t
20ptxor
)
=
(
#54 + #43 + #56
)
+
(
#42
) - (
#24 + #32 + #38
)
6.1 ns= (7.4 + 2.3 + 7.6) + (7.3) - (4.3 + 6.7 + 7.5)
t
co
= Clock (max) + Reg co + Output
=
(
t
gy0(max) +
t
gco +
t
gcp(max)
)
+
(
t
gco
)
+
(
t
orp +
t
ob
)
=
(
#54 + #43 + #56
)
+
(
#43
)
+
(
#48 + #50
)
30.9 ns = (7.4 + 2.3 + 7.6) + (7.3) + (3.4 + 2.9)
1. Calculations are based upon timing specifications for the ispLSI 1048C-50
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ISPLSI1048EA-125LQ128 | In-System Programmable High Density PLD |
| ISPLSI1048EA-170LQ128 | In-System Programmable High Density PLD |
| ISPLSI1048EA-100LQ128 | In-System Programmable High Density PLD |
| ISPLSI1048EA-100LT128 | In-System Programmable High Density PLD |
| ISPLSI1048EA-125LT128 | In-System Programmable High Density PLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ISPLSI1048C-50LG/883 | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ispLSI1048C-50LQ | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ispLSI1048C-50LQI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ispLSI1048C-70LQ | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI1048E | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
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