Specifications ispLSI 2064/A USE ispLSI 2064E FOR NEW DESIGNS External Timing Parameters Over Recommended Operating Conditions
參數資料
型號： ISPLSI 2064A-125LJN84
廠商： Lattice Semiconductor Corporation
文件頁數： 10/14頁
文件大?。?/td> 0K
描述： IC PLD ISP 64I/O 7.5NS 84PLCC
標準包裝： 15
系列： ispLSI® 2000A
可編程類型： 系統內可編程
最大延遲時間 tpd(1)： 7.5ns
電壓電源 - 內部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數目： 16
宏單元數： 64
門數： 2000
輸入/輸出數： 64
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 84-LCC（J 形引線）
供應商設備封裝： 84-PLCC（29.31x29.31）
包裝： 管件
其它名稱： ISPLSI2064A-125LJN84
5
Specifications ispLSI 2064/A
USE
ispLSI
2064E
FOR
NEW
DESIGNS
External Timing Parameters
Over Recommended Operating Conditions
tpd1
UNITS
-100
MIN.
TEST
COND.
1. Unless noted otherwise, all parameters use the GRP, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4. Reference Switching Test Conditions section.
Table 2 - 0030B/2064-130
1
4
3
1
tsu2 + tco1
(
)
-80
MIN.
MAX.
DESCRIPTION
#
2
PARAMETER
A
1
Data Propagation Delay, 4PT Bypass, ORP Bypass
–
10.0
–
15.0
ns
tpd2
A
2
Data Propagation Delay
–
ns
fmax
A
3
Clock Frequency with Internal Feedback
100
–
81.0
–
MHz
fmax (Ext.)
–
4
Clock Frequency with External Feedback
–
MHz
fmax (Tog.)
–
5
Clock Frequency, Max. Toggle
–
MHz
tsu1
–
6
GLB Reg. Setup Time before Clock, 4 PT Bypass
–
ns
tco1
A
7
GLB Reg. Clock to Output Delay, ORP Bypass
–
ns
th1
–
8
GLB Reg. Hold Time after Clock, 4 PT Bypass
0.0
–
ns
tsu2
–
9
GLB Reg. Setup Time before Clock
8.0
–
ns
tco2
–
10
GLB Reg. Clock to Output Delay
–
ns
th2
–
11
GLB Reg. Hold Time after Clock
0.0
–
ns
tr1
A
12
Ext. Reset Pin to Output Delay
–
ns
trw1
–
13
Ext. Reset Pulse Duration
6.5
–
ns
tptoeen
B
14
Product Term OE, Enable
–
ns
tptoedis
C
15
Product Term OE, Disable
–
ns
tgoeen
B
16
Global OE, Enable
–
ns
tgoedis
C
17
Global OE, Disable
–
ns
twh
–
18
External Synchronous Clock Pulse Duration, High
4.5
–
ns
twl
–
19
External Synchronous Clock Pulse Duration, Low
4.5
–
ns
77.0
111
6.5
5.0
–
6.0
–
13.5
–
15.0
9.0
13.0
57.0
100
9.0
0.0
11.0
0.0
10.0
5.0
18.5
6.5
8.0
17.0
18.0
12.0
-125
MIN.
–
7.5
–
125
–
0.0
6.0
–
0.0
–
5.0
–
4.0
–
4.0
–
100
125
5.0
4.0
–
4.5
–
10.0
–
12.0
7.0
10.0
MAX.
Select
devices
have
been
discontinued.
See
Ordering
Information
section
for
product
status.
相關PDF資料
PDF描述
GMA49DTKS CONN EDGECARD 98POS DIP .125 SLD
LTC4263IDE#TRPBF IC IEEE 803.2AF CNTRLR 14-DFN
MIC2954-08BM TR IC REG LDO 5V/ADJ .25A 8SOIC
HHR-450AB21 BATTERY NIMH LFAT-A 1.2V 4200MAH
EMM44DRUN CONN EDGECARD 88POS DIP .156 SLD
相關代理商/技術參數
參數描述
ispLSI2064A-125LJN84 功能描述:CPLD - 復雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ispLSI2064A-125LT100 功能描述:CPLD - 復雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ispLSI2064A-125LTN100 功能描述:CPLD - 復雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ispLSI2064A-80LJ84 功能描述:CPLD - 復雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ispLSI2064A-80LJ84I 功能描述:CPLD - 復雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數量 廠商 批號 封裝
添加更多采購

我的聯系方式

*
*
*