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參數(shù)資料
| 型號： | ISL9012IRKKZ-T |
| 廠商： | INTERSIL CORP |
| 元件分類： | 基準(zhǔn)電壓源/電流源 |
| 英文描述： | Dual LDO with Low Noise, Low IQ, and High PSRR |
| 中文描述： | DUAL OUTPUT, FIXED POSITIVE LDO REGULATOR, PDSO10 |
| 封裝： | 3 X 3 MM, ROHS COMPLIANT, PLASTIC, MO-229-WEED-3, DFN-10 |
| 文件頁數(shù)： | 8/11頁 |
| 文件大?。?/td> | 300K |
| 代理商： | ISL9012IRKKZ-T |
8
FN9220.0
September 27, 2005
Pin Description
Typical Application
PIN #
PIN
NAME
TYPE
DESCRIPTION
1
VIN
Analog I/O
Supply Voltage / LDO Input:
Connect a 1
μ
F capacitor to GND.
2
EN1
Low Voltage Compatible
CMOS Input
LDO-1 Enable.
3
EN2
Low Voltage Compatible
CMOS Input
LDO-2 Enable.
4
CBYP
Analog I/O
Reference Bypass Capacitor Pin:
Optionally connect capacitor of value 0.01
μ
F to 1
μ
F between this pin and GND to tune in the
desired noise and PSRR performance.
5
CPOR
Analog I/O
POR Delay Setting Capacitor Pin:
Connect a capacitor between this pin and GND to delay the POR output release after LDO-2
output reaches 94% of its specified voltage level (200ms delay per 0.01
μ
F).
6
GND
Ground
GND is the connection to system ground. Connect to PCB Ground plane.
7
NC
NC
No Connection.
8
POR
Open Drain Output (1mA)
Open-drain POR Output for LDO-2 (active-low).
9
VO2
Analog I/O
LDO-2 Output:
Connect capacitor of value 1
μ
F to 10
μ
F to GND (1μF recommended).
10
VO1
Analog I/O
LDO-1 Output:
Connect capacitor of value 1
μ
F to 10
μ
F to GND (1μF recommended).
C1, C4, C5: 1
μ
F X5R ceramic capacitor
C2: 0.01
μ
F X5R ceramic capacitor
C3: 0.01
μ
F X5R ceramic capacitor
R1: 100k
resistor, 5%
ISL9012
VIN
EN1
EN2
CBYP
CPOR
VO1
VO2
POR
NC
GND
10
9
8
7
6
1
2
3
4
5
VIN (2.3-6.5V)
Enable 1
Enable 2
Vout 1
Vout 2
RESET
(200ms delay, C3=0.01μF)
C1
C2
C3
C4
C5
OFF
ON
OFF
ON
Vout2 too low
Vout 2 OK
R1
ISL9012
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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