參數(shù)資料
型號(hào)： IS80C86-2
廠商： HARRIS SEMICONDUCTOR
元件分類： 微控制器/微處理器
英文描述： CMOS 16-Bit Microprocessor
中文描述： 16-BIT, 8 MHz, MICROPROCESSOR, PQCC44
文件頁(yè)數(shù)： 26/35頁(yè)
文件大小： 339K
代理商： IS80C86-2
3-166
NOTE: The coprocessor may not drive the busses outside the region shown without risking contention.
FIGURE 9. REQUEST/GRANT SEQUENCE TIMING (MAXIMUM MODE ONLY)
FIGURE 10. HOLD/HOLD ACKNOWLEDGE TIMING (MINIMUM MODE ONLY)
NOTE: Setup requirements for asynchronous signals only to guar-
antee recognition at next CLK.
FIGURE 11. ASYNCHRONOUS SIGNAL RECOGNITION
FIGURE 12. BUS LOCK SIGNAL TIMING (MAXIMUM MODE
ONLY)
Waveforms
(Continued)
CLK
TCLGH
RQ/GT
PREVIOUS GRANT
AD15-AD0
RD, LOCK
BHE/S7, A19/S0-A16/S3
S2, S1, S0
TCLCL
ANY
CLK
CYCLE
>0-CLK
CYCLES
PULSE 2
80C86 GT
80C86
TGVCH (14)
TCHGX (15)
TCLGH (44)
PULSE 1
COPROCESSOR
RQ
TCLAZ (25)
PULSE 3
COPROCESSOR
RELEASE
(SEE NOTE)
TCHSZ (26)
(1)
TCLGL
(43)
COPROCESSOR
TCHSV (21)
(44)
CLK
HOLD
HLDA
AD15-AD0
BHE/S7, A19/S6-A16/S3
RD, WR, M/IO, DT/R, DEN
80C86
THVCH (13)
TCLHAV (36)
≥
1CLK
CYCLE
1 OR 2
CYCLES
TCLAZ (19)
COPROCESSOR
80C86
TCLHAV (36)
TCHSZ (20)
THVCH (13)
TCHSV (21)
NMI
INTR
TEST
CLK
SIGNAL
TINVCH (SEE NOTE)
(13)
ANY CLK CYCLE
CLK
LOCK
TCLAV
(23)
ANY CLK CYCLE
TCLAV
(23)
80C86
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PDF描述
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