參數(shù)資料
型號(hào)： IDTCV133PAG
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 9/26頁(yè)
文件大?。?/td> 0K
描述： IC FLEXPC CLK PROGR P4 56-TSSOP
產(chǎn)品變化通告： Product Discontinuation 19/Jul/2010
標(biāo)準(zhǔn)包裝： 35
系列： FlexPC™
類型： PC 時(shí)鐘
PLL： 是
主要目的： Intel CPU 服務(wù)器
輸入： 晶體
輸出： 時(shí)鐘
電路數(shù)： 1
比率 - 輸入:輸出： 1:17
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 400MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 56-TFSOP（0.240"，6.10mm 寬）
供應(yīng)商設(shè)備封裝： 56-TSSOP
包裝： 管件
其它名稱： CV133PAG
COMMERCIALTEMPERATURERANGE
IDTCV133
PROGRAMMABLEFLEXPCCLOCKFORP4PROCESSOR
17
CPU STOP FUNCTIONALITY
The CPU_STOP# signal is an active low input controlling the CPU outputs. This signal can be asserted asynchronously.
CPU_STOP# ASSERTION (TRANSITION FROM ‘1’ TO ‘0’)
AssertingCPU_STOP#pinstopsallCPUoutputsthataresettobestoppableaftertheirnexttransition.WhentheSMBusCPU_STOPtri-statebitcorresponding
to the CPU output of interest is programmed to a ‘0’, CPU output will stop CPU_True = High and CPU_Complement = Low. When the SMBus CPU_STOP#
tri-state bit corresponding to the CPU output of interest is programmed to a ‘1’, CPU outputs will be tri-stated.
CPU_STOP# - DE-ASSERTION (TRANSITION FROM ‘0’ TO ‘1’)
With the de-assertion of CPU_STOP# all stopped CPU outputs will resume without a glitch. The maximum latency from the de-assertion to active outputs
is two to six CPU clock periods. If the control register tristate bit corresponding to the output of interest is programmed to ‘1’, then the stopped CPU outputs will
be driven High within 10nS of CPU_STOP# de-assertion to a voltage greater than 200mV.
CPU_STOP#
CPU
CPU#
CPU_STOP#
CPU
CPU#
CPU Internal
tDRIVE_CPU_Stop
10nS > 200mV
CPU_STOP#
CPU
CPU#
SRC
SRC#
PCIF/PCI
USB
DOT96
DOT96#
REF
1
Normal
33MHz
48MHz
Normal
14.318MHz
0IREF * 6 or float
Low
Normal
33MHz
48MHz
Normal
14.318MHz
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PDF描述
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參數(shù)描述
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