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參數資料
| 型號： | IDT82V3358EDG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 32/139頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN SYNC ETHERNET 64TQFP |
| 標準包裝： | 160 |
| 類型： | 時鐘/頻率發(fā)生器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 以太網，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 2:4 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-TQFP 裸露焊盤 |
| 供應商設備封裝： | 64-TQFP-EP（10x10） |
| 包裝： | 托盤 |
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IDT82V3358
SYNCHRONOUS ETHERNET WAN PLL
Electrical Specifications
127
May 19, 2009
8.6
INPUT / OUTPUT CLOCK TIMING
The inputs and outputs are aligned ideally. But due to the circuit delays, there is delay between the inputs and outputs.
Figure 24. Input / Output Clock Timing
Table 55: Input/Output Clock Timing
Symbol
Typical Delay 1 (ns)
Peak to Peak Delay Variation (ns)
t1
41.6
t2
11.6
t3
11.6
t4
21.6
t5
1.4
1.6
t6
31.6
Note:
1. Typical delay provided as reference only.
8 kHz Input Clock
8 kHz Output Clock
6.48 MHz Input Clock
6.48 MHz Output Clock
19.44 MHz Input Clock
19.44 MHz Output Clock
25.92 MHz Input Clock
25.92 MHz Output Clock
38.88 MHz Input Clock
38.88 MHz Output Clock
51.84 MHz Input Clock
51.84 MHz Output Clock
t
1
t
2
t
3
t
4
t
5
t
6
相關PDF資料 |
PDF描述 |
|---|---|
| IDTCSPT857DNLG8 | IC PLL CLK DVR SDRAM 40-VFQFPN |
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相關代理商/技術參數 |
參數描述 |
|---|---|
| IDT82V3358EDG8 | 制造商:Integrated Device Technology Inc 功能描述:IC PLL WAN SYNC ETHERNET 64TQFP |
| IDT82V3380 | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET WAN PLL |
| IDT82V3380A | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET IDT WAN PLL? |
| IDT82V3380AEQGBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET IDT WAN PLL? |
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