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參數(shù)資料
| 型號(hào)： | IDT82V3285EQG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁(yè)數(shù)： | 83/147頁(yè) |
| 文件大小： | 0K |
| 描述： | IC PLL WAN SE STRATUM 100TQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類(lèi)型： | 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 5:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤(pán) |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP-EP（14x14） |
| 包裝： | 托盤(pán) |
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IDT82V3285
WAN PLL
Functional Description
40
December 9, 2008
Figure 11. 0.5 UI Late Frame Sync Input Signal Timing
Figure 12. 1 UI Late Frame Sync Input Signal Timing
T0 selected
input clock
Output clocks
EX_SYNC1
Frame sync
output signals
T0 selected
input clock
Output clocks
EX_SYNC1
Frame sync
output signals
Table 27: Related Bit / Register in Chapter 3.13
Bit
Register
Address (Hex)
OUT4_PECL_LVDS
DIFFERENTIAL_IN_OUT_OSCI_CNFG
0A
OUT5_PECL_LVDS
OUTn_PATH_SEL[3:0] (1
≤ n ≤ 5)
OUT1_FREQ_CNFG ~ OUT5_FREQ_CNFG
6D ~ 71
OUTn_DIVIDER[3:0] (1
≤ n ≤ 5)
IN_SONET_SDH
INPUT_MODE_CNFG
09
AUTO_EXT_SYNC_EN
EXT_SYNC_EN
8K_EN
FR_MFR_SYNC_CNFG
74
2K_EN
8K_INV
2K_INV
8K_PUL
2K_PUL
2K_8K_PUL_POSITION
SYNC_MON_LIMT[2:0]
SYNC_MONITOR_CNFG
7C
SYNC_PH1[1:0]
SYNC_PHASE_CNFG
7D
EX_SYNC_ALARM_MON
OPERATING_STS
52
EX_SYNC_ALARM 1
INTERRUPTS3_STS
0F
EX_SYNC_ALARM 2
INTERRUPTS3_ENABLE_CNFG
12
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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| IDT82V3288 | 制造商:IDT 制造商全稱(chēng):Integrated Device Technology 功能描述:WAN PLL |
| IDT82V3288BC | 制造商:IDT 制造商全稱(chēng):Integrated Device Technology 功能描述:WAN PLL |
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| IDT82V3352 | 制造商:IDT 制造商全稱(chēng):Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET WAN PLL |
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