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參數(shù)資料
| 型號： | IDT82P2282PF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 361/381頁 |
| 文件大?。?/td> | 0K |
| 描述： | TXRX T1/J1/E1 2CHAN 100-TQFP |
| 標(biāo)準(zhǔn)包裝： | 15 |
| 類型： | 收發(fā)器 |
| 驅(qū)動器/接收器數(shù)： | 2/2 |
| 規(guī)程： | T1/E1/J1 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP（14x20） |
| 包裝： | 托盤 |
| 其它名稱： | 82P2282PF |
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IDT82P2282
DUAL T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
80
August 20, 2009
selected by the FSINV bit. If the pulse on the TSFSn pin is not an integer
multiple of 125
s, this detection will be indicated by the TCOFAI bit. If
the TCOFAE bit is enabled, an interrupt will be reported by the INT pin
when the TCOFAI bit is ‘1’.
3.18.2.3
Transmit Multiplexed Mode
In the Transmit Multiplexed mode, one multiplexed bus is used to
transmit the data to both two links. The data of Link 1 to Link 2 is byte-
interleaved input from the multiplexed bus. When the data on the multi-
plexed bus is input to two links, the sequence of the data is arranged by
setting the timeslot offset. The data to different links from one multi-
plexed bus must be shifted at a different timeslot offset to avoid data
mixing.
In the Transmit Multiplexed mode, the timing signal on the MTSCK
pin and the framing pulse on the MTSFS pin are provided by the system
side and common to both two links. The signaling bits on the MTSIG pin
are per-timeslot aligned with the corresponding data on the MTSD pin.
In the Transmit Multiplexed mode, the data on the system interface
is clocked by the MTSCK. The active edge of the MTSCK used to sam-
ple the pulse on the MTSFS is determined by the FE bit. The active
edge of the MTSCK used to sample the data on the MTSD and MTSIG
is determined by the DE bit. The FE bit and the DE bit of the two links
should be set to the same value respectively. If the FE bit and the DE bit
are not equal, the pulse on the MTSFS is ahead. The MTSCK can be
selected by the CMS bit to be the same rate as the data rate on the sys-
tem side (8.192 MHz) or double the data rate (16.384 MHz). The CMS
bit of the two links should be set to the same value. If the speed of the
MTSCK is double the data rate, there will be two active edges in one bit
duration. In this case, the EDGE bit determines the active edge to sam-
ple the data on the MTSD and MTSIG pins. The pulse on the MTSFS pin
is always sampled on its first active edge.
In the Transmit Multiplexed mode, the MTSFS can indicate the
Basic frame, CRC Multi-frame and/or Signaling Multi-frame of the first
link. The indications are selected by the FSTYP bit. The active polarity of
the MTSFS is selected by the FSINV bit. The FSTYP bit and the FSINV
bit of the two links should be set to the same value. If the pulse on the
MTSFS pin is not an integer multiple of 125
s, this detection will be
indicated by the TCOFAI bit. If the TCOFAE bit is enabled, an interrupt
will be reported by the INT pin when the TCOFAI bit is ‘1’.
3.18.2.4
Offset
Bit offset and timeslot offset are both supported in all the operating
modes. The offset is between the framing pulse on the TSFSn/MTSFS
pin and the start of the corresponding frame input on the TSDn/MTSD
pin. The signaling bits on the TSIGn/MTSIG pin are always per-timeslot
aligned with the data on the TSDn/MTSD pin.
Refer to Chapter 3.18.1.4 Offset for the base line without offset in
different operating modes and the configuration of the offset.
In Non-multiplexed mode, the timeslot offset can be configured
from 0 to 31 timeslots (0 & 31 are included). In Multiplexed mode, the
timeslot offset can be configured from 0 to 127 timeslots (0 & 127 are
included).
Table 44: Related Bit / Register In Chapter 3.18
Bit
Register
Address (Hex)
TMUX
Backplane Global Configuration
010
MTSDA
TSLVCK
TMODE
TBIF Operating Mode
043, 143
MAP[1:0]
(T1/J1 only)
G56K
ID * - Channel Control (for T1/J1) /
Timeslot Control (for E1)
TPLC ID * - 01~18 (for
T1/J1) / 00~1F (for E1)
GAP
PCCE
TPLC Control Enable
0CC, 1CC
FBITGAP
(T1/J1 only)
TBIF Option Register
042, 142
FE
DE
FSTYP
FSINV
CMS
EDGE
TBIF Bit Offset
045, 145
BOFF[2:0]
TCOFAI
RTSFS Change Indication
04B, 14B
TCOFAE
RTSFS Interrupt Control
04C, 14C
TSOFF[6:0]
TBIF TS Offset
044, 144
Note:
*
ID means Indirect Register in the Transmit Payload Control function block.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT82P2284BB | TXRX T1/J1/E1 4CHAN 208-PBGA |
| IDT82P2288BBG | TXRX OCTAL T1/E1/J1 256-PBGA |
| IDT82P2521BHG | IC LIU E1 21+1CH SHORT 640-PBGA |
| IDT82P2816BBG | IC LINE INTERFACE UNIT 416-PBGA |
| IDT82P2821BH | IC LIU T1/J1/E1 21+1CH 640-PBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IDT82P2282PF8 | 功能描述:TXRX T1/J1/E1 2CHAN 100-TQFP RoHS:否 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標(biāo)準(zhǔn)包裝:250 系列:- 類型:收發(fā)器 驅(qū)動器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:帶卷 (TR) |
| IDT82P2282PFBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Dual T1/E1/J1 Long Haul / Short Haul Transceiver |
| IDT82P2282PFG | 功能描述:IC TXRX T1/J1/E1 2CH 100TQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標(biāo)準(zhǔn)包裝:2,500 系列:- 類型:驅(qū)動器 驅(qū)動器/接收器數(shù):4/0 規(guī)程:RS422 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-SOIC（0.154"，3.90mm 寬） 供應(yīng)商設(shè)備封裝:16-SOIC N 包裝:帶卷 (TR) |
| IDT82P2282PFG8 | 功能描述:TXRX T1/J1/E1 2CHAN 100-TQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標(biāo)準(zhǔn)包裝:250 系列:- 類型:收發(fā)器 驅(qū)動器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:帶卷 (TR) |
| IDT82P2282PFGBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Dual T1/E1/J1 Long Haul / Short Haul Transceiver |
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