參數(shù)資料
型號(hào)： IDT77V500S25PF8
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 16/17頁(yè)
文件大?。?/td> 0K
描述： IC SW MEMORY 8X8 1.2BGPS 100TQFP
標(biāo)準(zhǔn)包裝： 750
系列： SwitchStar™
類型： 集成式開關(guān)控制器
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
包裝： 帶卷 (TR)
其它名稱： 77V500S25PF8
8 of 17
April 11, 2001
IDT77V500
AC Electrical Characteristics Over the Operating Temperature Range
(Vcc = 3.3V ± 0.3V)
Symbol
Parameter
77V500S25 Com’l & Ind
Unit
Min.
Max.
tCYC
System Clock Cycle Time
25
—
ns
tCH
System Clock High Time
10
—
ns
tCL
System Clock Low Time
10
—
ns
tR
Clock Rise Time
—
3
ns
tF
Clock Fall Time
—
3
ns
tMCYC
Manager Clock Cycle Time
25
—
ns
tMCH
Manager Clock High Time
6
—
ns
tMCL
Manager Clock Low Time
19
—
ns
tSM
MD/C Setup Time to MSTRB High
10
—
ns
tHM
MD/C Hold Time after MSTRB High
2
—
ns
tSMRW
MR/W Setup Time to MSTRB High
10
—
ns
tHMRW
MR/W Hold Time after MSTRB High
2
—
ns
tSMD
MDATA Setup Time to MSTRB High
10
—
ns
tHMD
MDATA Hold Time after MSTRB High
2
—
ns
tSCRC
CRCERR Setup Time to SCLK High
5
—
ns
tHCRC
CRCERR Hold Time after SCLK High
2
—
ns
tSIO
IOD Setup Time to SCLK High
5
—
ns
tHIO
IOD Hold Time after SCLK High
2
—
ns
tOFP
OFRM High Pulse Width
5
—
ns
tCDC
SCLK to CMD Valid
—
18
ns
tDCC
CMD Output Hold after SCLK High
2
—
ns
tCDS
SCLK to SFRM Valid
—
18
ns
tDCS
SFRM Output Hold after SCLK High
2
—
ns
tCDIO
SCLK to IOD Valid
—
18
ns
tDCIO
IOD Output Hold after SCLK High
2
—
ns
tAMD
MSTRB Low to MDATA Valid
—
18
ns
tOHMD
MDATA Output Hold after MSTRB High
2
—
ns
tCDOF
SCLK to OFRM/CBUS Valid
—
18
ns
tDCOF
OFRM/CBUS Output Hold after SCLK High
2
—
ns
tRSI
RESETI High Pulse Width1
1. RESETI must be held High for 8 SCLK cycles. After RESETI transitions Low, 8191 cycles are required before the Status Acknowledge bits will
indicate that the internal reset process in complete.
8—
tCYC
tRSO
RESETO High after RESETI High
—
2
tCYC
tCDR
SCLK to RESETO Valid
—
18
ns
tCKHZ
SCLK High to Output High-Z2
2. Transition is measured +/-200mV from Low or High impedance voltage with the Output Test Load (Figure 2). This parameter is guaranteed by
device characterization, but is not production tested.
—10
ns
tCKLZ
SCLK High to Output Low-Z2
2—
ns
tCYC3
CBRCLK3 Clock Cycle Time3
3. Cycle units insure that the SCLK recognizes the state of CBRCLK.
3—
tCYC
tCH3
CBRCLK3 Clock High Time3
1.2
—
tCYC
tCL3
CBRCLK3 Clock Low Time3
1.2
—
tCYC
tCYC2
CBRCLK2 Clock Cycle Time3
3—
tCYC
tCH2
CBRCLK2 Clock High Time3
1.2
—
tCYC
tCL2
CBRCLK2 Clock Low Time3
1.2
—
tCYC
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