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參數(shù)資料
| 型號： | IDT74SSTUBH32868ABKG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 6/22頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC BUFFER 28BIT CONF DDR2 176BGA |
| 標準包裝： | 2,000 |
| 邏輯類型： | 1:1、1:2 可配置寄存緩沖器 |
| 電源電壓： | 1.7 V ~ 1.9 V |
| 位數(shù)： | 28 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 176-TFBGA |
| 供應商設備封裝： | 176-CABGA（6x15） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 74SSTUBH32868ABKG8 |
IDT74SSTUBH32868A
28-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
COMMERCIAL TEMPERATURE GRADE
28-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
14
IDT74SSTUBH32868A
7105/7
Timing Requirements Over Recommended Operating Free-Air Temperature
Range
Switching Characteristics Over Recommended Free Air Operating Range
(unless otherwise noted)
Symbol
Parameter
VDD = 1.8V ± 0.1V
Units
Min.
Max.
fCLOCK
Clock Frequency
410
MHz
tW
Pulse Duration, CLK, CLK HIGH or LOW
1
ns
tACT1,2
1
This parameter is not production tested.
2
VREF must be held at a valid input voltage level and data inputs must be held at valid voltage levels for
a minimum time of tACT (max) after RESET is taken HIGH.
Differential Inputs Active Time
10
ns
3
VREF data and clock inputs must be held at valid input voltage levels (not floating) for a minimum time
of tINACT (max) after RESET is taken LOW.
Differential Inputs Inactive Time
15
ns
tSU
Setup
Time
DCS0 before CLK
↑, CLK↓, DCS1 and CSGEN HIGH;
DCS1 before CLK
↑, CLK↓, DCS0 and CSGEN HIGH;
0.6
ns
DCS0 before CLK
↑, CLK↓, DCS1 LOW and CSGEN
HIGH or LOW; DCS1 before CLK
↑, CLK↓, DCS0
LOW and CSGEN HIGH or LOW
0.5
ns
DODTn, DCKEn, PAR_IN, and data before CLK
↑,
CLK
↓
0.5
ns
tH
Hold
Time
DCSn, DODT,n DCKEn, and data after CLK
↑, CLK↓
0.4
ns
PAR_IN after CLK
↑, CLK↓
0.4
ns
Symbol
Parameter
VDD = 1.8V ± 0.1V
Units
Min.
Max.
fMAX
Max Input Clock Frequency
410
MHz
tPDM1
1
Design target as per JEDEC specifications.
Propagation Delay, single bit switching, CLK
↑ to CLK↓ to Qn
1.1
1.5
ns
tPDQ2
2
Production Test. (See Product Test Circuit in TEST CIRCUIT AND WAVEFORM section.)
Propagation Delay, single-bit switching, CLK
↑ / CLK↓ to Qn
0.4
1
ns
tPDMSS
Propagation Delay, simultaneous switching, CLK
↑ to CLK↓ to Qn
1.75
ns
tLH
LOW to HIGH Propagation Delay, CLK
↑ to CLK↓ to QERR
1.2
3
ns
tHL
HIGH to LOW Propagation Delay, CLK
↑ to CLK↓ to QERR
12.4
ns
tPLH
HIGH to LOW Propagation Delay, RESET
↓ to Qn↓
3ns
tPHL
LOW to HIGH Propagation Delay, RESET
↓ to QERR↑
3ns
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