參數(shù)資料
型號(hào)： IDT74FCT161ATQ8
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 計(jì)數(shù)器
英文描述： FCT SERIES, SYN POSITIVE EDGE TRIGGERED 4-BIT UP BINARY COUNTER, PDSO16
封裝： QSOP-16
文件頁數(shù)： 5/7頁
文件大小： 69K
代理商： IDT74FCT161ATQ8
INDUSTRIALTEMPERATURERANGE
IDT74FCT161AT/CT
FASTCMOSSYNCHRONOUSPRESETTABLEBINARYCOUNTER
5
SWITCHING CHARACTERISTICS OVER OPERATING RANGE
IDT74FCT161AT
IDT74FCT161CT
Symbol
Parameter
Condition
(1)
Min.(2)
Max.
Min.(2)
Max.
Unit
tPLH
PropagationDelay
CL = 50pF
2
7.2
2
5.8
ns
tPHL
CP to Qx (
PE Input HIGH)
RL = 500
tPLH
PropagationDelay
2
6.2
2
5.8
ns
tPHL
CP to Qx (
PE Input LOW)
tPLH
PropagationDelay
2
9.8
2
7.4
ns
tPHL
CP to TC
tPLH
PropagationDelay
1.5
5.5
1.5
5.2
ns
tPHL
CET to TC
tPHL
PropagationDelay
2
8.5
2
6
ns
MR to Qx
tPHL
PropagationDelay
2
7.5
2
7
ns
MR to TC
tSU
Set-up Time, HIGH or LOW, Px to CP
4
—
4
—
ns
tH
Hold Time, HIGH or LOW, Px to CP
1.5
—
1.5
—
ns
tSU
Set-up Time, HIGH or LOW,
PE or SR to CP
9.5
—
9.5
—
ns
tH
Hold Time, HIGH or LOW,
PE or SR to CP
1.5
—
1.5
—
ns
tSU
Set-up Time, HIGH or LOW, CEP or CET to CP
9.5
—
9.5
—
ns
tH
Hold Time, HIGH or LOW, CEP or CET to CP
0
—
0
—
ns
tW
Clock Pulse, Width (Load) HIGH or LOW
4
(3)
—4
(3)
—ns
tW
Clock Pulse, Width (Count) HIGH or LOW
6
—
6
—
ns
tPHL
MR Pulse Width LOW
4
(3)
—4
(3)
—ns
tPHL
Recovery Time
MR to CP
5
—
5
—
ns
NOTES:
1. See test circuits and waveforms.
2. Minimum limits are guaranteed but not tested on Propagation Delays.
3. This limit is guaranteed but not tested.
相關(guān)PDF資料
PDF描述
IDT74FCT161ATSO8 FCT SERIES, SYN POSITIVE EDGE TRIGGERED 4-BIT UP BINARY COUNTER, PDSO16
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