IDT72V205/72V215/72V225/72V235/72V245 3.3V CMOS SyncFIFOTM 256 x 18, 512 x 18, 1,024 x 18, 2,048 x 1" />
參數(shù)資料
型號(hào)： IDT72V215L15TF
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 6/25頁(yè)
文件大?。?/td> 0K
描述： IC FIFO SYNC 512X18 15NS 64STQFP
標(biāo)準(zhǔn)包裝： 80
系列： 72V
功能： 同步
存儲(chǔ)容量： 9.2K（512 x 18）
數(shù)據(jù)速率： 67MHz
訪問(wèn)時(shí)間： 15ns
電源電壓： 3 V ~ 3.6 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 64-LQFP
供應(yīng)商設(shè)備封裝： 64-TQFP（10x10）
包裝： 托盤(pán)
其它名稱： 72V215L15TF
14
IDT72V205/72V215/72V225/72V235/72V245 3.3V CMOS SyncFIFOTM
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
MARCH 2013
Figure 13. Asynchronous Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
Figure 11. Write Programmable Registers (IDT Standard and FWFT Modes)
Figure 12. Read Programmable Registers (IDT Standard Mode)
NOTES:
1. n = PAE offset.
2. For IDT Standard Mode.
3. For FWFT Mode.
4. PAE is asserted LOW on RCLK transition and reset to HIGH on WCLK transition.
5. Select this mode by setting (FL, RXI, WXI) = (0,0,0), (0,0,1), (0,1,0), (0,1,1) or (1,1,1) during Reset.
WCLK
tCLKH
tCLKL
tENS
tENH
WEN
PAE
tENS
tPAEA
n + 1 words in FIFO(2),
n+2wordsinFIFO(3)
n words in FIFO(2),
n + 1 words in FIFO(3)
RCLK
tPAEA
REN
4294 drw 13
n words in FIFO(2),
n + 1 words in FIFO(3)
RCLK
tCLKH
tCLKL
tCLK
tENS
tENH
LD
REN
Q0 - Q15
PAE OFFSET
PAF OFFSET
PAE OFFSET
UNKNOWN
tA
tENS
4294 drw 12
WCLK
tCLKH
tCLKL
tCLK
tENS
tENH
LD
WEN
D0 - D15
tDS
tDH
PAE OFFSET
PAF OFFSET
D0 - D11
PAE OFFSET
tENS
4294 drw 11
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PDF描述
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IDT72V215L15TFGI 制造商:Integrated Device Technology Inc 功能描述:IC FIFO SYNC 512X18 15NS 64STQFP
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IDT72V215L15TFI8 功能描述:IC FIFO SYNC 512X18 15NS 64STQFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標(biāo)準(zhǔn)包裝:80 系列:7200 功能:同步 存儲(chǔ)容量:18.4K（1K x 18） 數(shù)據(jù)速率:- 訪問(wèn)時(shí)間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應(yīng)商設(shè)備封裝:64-TQFP（10x10） 包裝:托盤(pán) 其它名稱:72225LB10TF
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