SUPERSYNC FIFOTM
參數(shù)資料
型號： IDT72V2101L10PF
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 11/27頁
文件大?。?/td> 0K
描述： IC FIFO SS 131X18 10NS 64QFP
標準包裝： 45
系列： 72V
功能： 同步
存儲容量： 2.3K（131 x 18）
數(shù)據(jù)速率： 100MHz
訪問時間： 10ns
電源電壓： 3.15 V ~ 3.45 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 64-LQFP
供應商設備封裝： 64-TQFP（14x14）
包裝： 托盤
其它名稱： 72V2101L10PF
19
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V2101/72V2111 3.3V HIGH DENSITY CMOS
SUPERSYNC FIFOTM 262,144 x 9, 524,288 x 9
Figure
9.
Write
Timing
(First
Word
Fall
Through
Mode)
NOTES:
1.
tSKEW1
is
the
minimum
time
between
a
rising
WCLK
edge
and
a
rising
RCLK
edge
to
guarantee
that
OR
will
go
LOW
after
two
RCLK
cycles
plus
t
REF
.If
the
time
between
the
rising
edge
of
WCLK
and
the
rising
edge
of
RCLK
is
less
than
tSKEW1
,then
OR
assertion
may
be
delayed
one
extra
RCLK
cycle.
2.
tSKEW2
is
the
minimum
time
between
a
rising
WCLK
edge
and
a
rising
RCLK
edge
to
guarantee
that
PAE
will
go
HIGH
after
one
RCLK
cycle
plus
t
PAE
.If
the
time
between
the
rising
edge
of
WCLK
and
the
rising
edge
of
RCLK
is
less
than
tSKEW2
,then
the
PAE
deassertion
may
be
delayed
one
extra
RCLK
cycle.
3.
LD
=
HIGH,
OE
=
LOW
4.
n=
PAE
offset,
m
=
PAF
offset
and
D
=
maximum
FIFO
depth.
5.
D
=
262,145
for
the
IDT72V2101
and
524,289
for
the
IDT72V2111.
6.
First
word
latency:
t
SKEW1
+
2*T
RCLK
+
t
REF
.
W
1
W
2
W
4
W
[n
+2]
W
[D-m-1]
W
[D-m-2]
W
[D-1]
W
D
W
[n+3]
W
[n+4]
W
[D-m]
W
[D-m+1]
WCLK
WEN
D
0
-
D
8
RCLK
tDH
tDS
tENS
tSKEW1
(1)
REN
Q
0
-Q
8
PAF
HF
PAE
IR
tDS
tSKEW2
tA
tREF
OR
tHF
tPAF
tWFF
W
[D-m+2]
W
1
tENH
4669
drw
12
DATA
IN
OUTPUT
REGISTER
(2)
W
3
1
2
3
1
]
[
W
]
[
W
]
[
W
1
2
tPAE
相關PDF資料
PDF描述
IDT72V295L10PFG IC FIFO SUPERSYNC 10NS 64-TQFP
VE-J22-MX-F2 CONVERTER MOD DC/DC 15V 75W
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MS3126F-12-10P CONN PLUG 10POS W/PINS CRIMP
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