參數(shù)資料
型號(hào)： IDT72T72115L5BB
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 39/53頁(yè)
文件大?。?/td> 0K
描述： IC FIFO 131072X72 5NS 324-BGA
標(biāo)準(zhǔn)包裝： 1
系列： 72T
訪問時(shí)間： 5ns
電源電壓： 2.375 V ~ 2.625 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 324-BGA
供應(yīng)商設(shè)備封裝： 324-PBGA（19x19）
包裝： 托盤
其它名稱： 72T72115L5BB
44
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T7285/72T7295/72T72105/72T72115 2.5V TeraSync
72-BIT FIFO
16,384 x 72, 32,768 x 72, 65,536 x 72, 131,072 x 72
NOTES:
1. m =
PAF offset.
2. D = maximum FIFO Depth.
In IDT Standard Mode: D= 16,384 for the IDT72T7285, 32,768 for the IDT72T7295, 65,536 for the IDT72T72105 and 131,072 for the IDT72T72115.
In FWFT Mode: D= 16,385 for the IDT72T7285, 32,769 for the IDT72T7295, 65,537 for the IDT72T72105 and 131,073 for the IDT72T72115.
3.
PAF is asserted to LOW on WCLK transition and reset to HIGH on RCLK transition.
4. Select this mode by setting PFM LOW during Master Reset.
5.
RCS = LOW.
Figure 25. Asynchronous Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
WCLK
WEN
PAF
D - (m + 1) words
in FIFO
RCLK
tPAFA
REN
5994 drw30
D - m words
in FIFO
D - (m + 1) words in FIFO
tENS
tPAFA
tENH
tENS
tCLKL
tCLKH
NOTES:
1. n =
PAE offset.
2. For IDT Standard Mode.
3. For FWFT Mode.
4.
PAE is asserted LOW on RCLK transition and reset to HIGH on WCLK transition.
5. Select this mode by setting PFM LOW during Master Reset.
6.
RCS = LOW.
Figure 26. Asynchronous Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
WCLK
WEN
PAE
n words in FIFO(2),
n + 1 words in FIFO(3)
RCLK
REN
5994 drw31
tPAEA
n + 1 words in FIFO(2),
n + 2 words in FIFO(3)
tPAEA
tENS
tENH
tCLKL
tCLKH
n words in FIFO(2),
n + 1 words in FIFO(3)
相關(guān)PDF資料
PDF描述
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