參數資料
型號： IDT72T72105L4-4BB
廠商： IDT, Integrated Device Technology Inc
文件頁數： 10/53頁
文件大?。?/td> 0K
描述： IC FIFO 65536X72 4-4NS 324-BGA
標準包裝： 1
系列： 72T
訪問時間： 3.2ns
電源電壓： 2.375 V ~ 2.625 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 324-BGA
供應商設備封裝： 324-PBGA（19x19）
包裝： 托盤
其它名稱： 72T72105L4-4BB
18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T7285/72T7295/72T72105/72T72115 2.5V TeraSync
72-BIT FIFO
16,384 x 72, 32,768 x 72, 65,536 x 72, 131,072 x 72
Figure 3. Programmable Flag Offset Programming Sequence (Continued)
D/Q17
D/Q0
D/Q8
EMPTY OFFSET REGISTER (PAE)
# of Bits Used
2
3
4
5
6
7
9
10
11
12
13
14
15
16
1st Parallel Offset Write/Read Cycle
2
3
4
5
6
7
8
12
13
14
15
16
11
Interspersed
Parity
10
1
8
D/Q35
D/Q19
9
D/Q17
D/Q0
D/Q8
FULL OFFSET REGISTER (PAF)
# of Bits Used
2
3
4
5
6
7
9
10
11
12
13
14
15
16
2nd Parallel Offset Write/Read Cycle
2
3
4
5
6
7
8
12
13
14
15
16
11
Interspersed
Parity
10
1
8
9
x36 Bus Width
Non-Interspersed
Parity
Non-Interspersed
Parity
D/Q35
D/Q19
# of Bits Used:
14 bits for the IDT72T7285
15 bits for the IDT72T7295
16 bits for the IDT72T72105
17 bits for the IDT72T72115
Note: All unused input bits
are don’t care.
5994 drw07
D/Q17
D/Q0
D/Q8
EMPTY OFFSET REGISTER (PAE)
# of Bits Used
2
3
4
5
6
7
9
10
11
12
13
14
15
16
1st Parallel Offset Write/Read Cycle
2
3
4
5
6
7
8
12
13
14
15
16
11
Interspersed
Parity
10
1
8
D/Q71
D/Q19
9
D/Q17
D/Q0
D/Q8
FULL OFFSET REGISTER (PAF)
# of Bits Used
2
3
4
5
6
7
9
10
11
12
13
14
15
16
2nd Parallel Offset Write/Read Cycle
2
3
4
5
6
7
8
12
13
14
15
16
11
Interspersed
Parity
10
1
8
9
x72 Bus Width
Non-Interspersed
Parity
Non-Interspersed
Parity
D/Q71
D/Q19
17
D/Q17
D/Q0
D/Q16
EMPTY OFFSET (LSB) REGISTER (PAE)
Data Inputs/Outputs
# of Bits Used
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
EMPTY OFFSET (MSB) REGISTER (PAE)
Data Inputs/Outputs
17
16
1st Parallel Offset Write/Read Cycle
2nd Parallel Offset Write/Read Cycle
Data Inputs/Outputs
3rd Parallel Offset Write/Read Cycle
4th Parallel Offset Write/Read Cycle
1
2
3
4
5
6
7
8
10
11
12
13
14
15
9
FULL OFFSET (LSB) REGISTER (PAF)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
1
2
3
4
5
6
7
8
10
11
12
13
14
15
9
FULL OFFSET (MSB) REGISTER (PAF)
17
Non-Interspersed
Parity
Interspersed
Parity
D/Q0
D/Q8
16
17
D/Q17 D/Q16
D/Q17
D/Q16
D/Q17 D/Q16
x18 Bus Width
NOTE:
1. Consecutive reads of the offset registers is not permitted. The read operation must be disabled for a minimum of one RCLK cycle in between offset register accesses. (Please
refer to Figure 22, Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes) for more details).
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