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參數(shù)資料
| 型號： | IDT72T6360L7-5BB |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 38/51頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FLOW-CTRL 48BIT 7-5NS 324-BGA |
| 標準包裝： | 1 |
| 類型： | 連續(xù)流量控制 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 324-BGA |
| 供應商設備封裝： | 324-PBGA（19x19） |
| 包裝： | 托盤 |
| 其它名稱： | 72T6360L7-5BB |
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43
IDT72T6360 2.5V, SEQUENTIAL FLOW-CONTROL DEVICE
x9, x18, x36 BIT WIDE CONFIGURATION
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
FEBRUARY 10, 2009
Figure 29. Serial Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
SCLK
SWEN
SI
6357 drw43
tSENH
tSENS
tDS
BIT 0
EMPTY OFFSET
BIT X
BIT 0
FULL OFFSET
tENH
BIT X
tDH
Figure 30. Reading of Programmable Flag Registers (IDT Standard and FWFT Modes)
SCLK
SREN
SDO
6357 drw44
EMPTY OFFSET
FULL OFFSET
tSENS
tASO
tSENH
BIT X
tSCLK
tSCKH
tSCKL
BIT 0
(LSB)
BIT X
(MSB)
6ns
7-5ns
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
tDH
Data Hold Time
0.5
—
0.5
—
ns
tDS
DataSetupTime
2
—
2.5
—
ns
tASO
Serial Output Data Access Time
—
20
—
20
ns
tSENS
Serial Enable Setup
5
—
5
—
ns
tSENH
Serial Enable Hold
5
—
5
—
ns
tSCLK
Serial Clock Cycle
10
—
10
—
ns
tSCLKH
Serial Clock HIGH
45
—
45
—
ns
tSCLKL
Serial Clock LOW
45
—
45
—
ns
NOTES:
1. Settings: JSEL = LOW.
2. x is the required number of bits to program the
PAE and PAF offset registers. See Table 12 for the numbers based on the values external configurations.
NOTES:
1. Settings: JSEL = LOW.
2. x is the required number of bits to program the
PAE and PAF offset registers. See Table 12 for the numbers based on the values external configurations.
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參數(shù)描述 |
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