參數(shù)資料
型號: IDT5T940-10NLGI
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 12/13頁
文件大?。?/td> 0K
描述: IC CLK GENERATOR PREC 28-VFQFPN
標準包裝: 35
類型: 時鐘/頻率發(fā)生器,多路復用器
PLL:
主要目的: 以太網(wǎng),SONET/SDH
輸入: LVDS,LVPECL,LVTTL
輸出: LVDS
電路數(shù): 1
比率 - 輸入:輸出: 2:2
差分 - 輸入:輸出: 是/是
頻率 - 最大: 666.52MHz
電源電壓: 2.375 V ~ 3.465 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 28-VFQFN 裸露焊盤
供應商設備封裝: 28-VFQFPN(6x6)
包裝: 托盤
其它名稱: 5T940-10NLGI
8
INDUSTRIALTEMPERATURERANGE
IDT5T940
PRECISION CLOCKGENERATOROC-192 APPLICATIONS
Symbol
Parameter
Min.
Typ.
Max.
Unit
SELmode = LOW
155.52
166.63
QOUT
MultipliedClockOutputFrequency
SELmode = MID
155.52
666.52
MHz
SELmode = HIGH
622.08
666.52
QREG
RegeneratedClockOutputFrequency
19.44
666.52
MHz
CLKIN
Input Clock Frequency
19.44
667
MHz
tR
OutputRiseTime
LVPECL
150
ps
LVDS
100
tF
OutputFallTime
LVPECL
150
ps
LVDS
100
tSK
Skew between QOUT and QREG
10
20
ps
PLLBW
PLLBandwidthSetting
65
80
120
KHz
250
305
500
tP
JitterTransferPeaking
0.05
0.1
dB
Output frequency = 622MHz - 666.5MHz
0.1
0.3
tJ
JitterGeneration
Output frequency = 155.5MHz - 166.6MHz
0.4
1.5
ps (RMS)
(with 12KHz to 20MHz filter)(1)
Output frequency = 77.7MHz - 83.4MHz
0.5
1.7
tDUTY
Output Duty Cycle
45
55
%
AC ELECTRICAL CHARACTERISTICS OVER OPERATING RANGE (OC-48)
Symbol
Parameter
Min.
Typ.
Max.
Unit
SELmode = LOW
155.52
166.63
QOUT
MultipliedClockOutputFrequency
SELmode = MID
155.52
666.52
MHz
SELmode = HIGH
622.08
666.52
QREG
RegeneratedClockOutputFrequency
19.44
666.52
MHz
CLKIN
Input Clock Frequency
19.44
667
MHz
tR
OutputRiseTime
LVPECL
150
ps
LVDS
100
tF
OutputFallTime
LVPECL
150
ps
LVDS
100
tSK
Skew between QOUT and QREG
10
20
ps
65
80
120
PLLBW
PLLBandwidthSetting
250
305
500
KHz
1000
1250
2000
tP
JitterTransferPeaking
0.05
0.1
dB
Output frequency = 155.5MHz - 166.6MHz
0.3
1.1
tJ
JitterGeneration
Output frequency = 77.7MHz - 83.4MHz
0.4
1.3
ps (RMS)
(with 3KHz to 5MHz filter)(1)
Output frequency = 19.4MHz - 20.9MHz
0.5
1.6
tDUTY
Output Duty Cycle
45
55
%
AC ELECTRICAL CHARACTERISTICS OVER OPERATING RANGE (OC-12)
NOTE:
1. All input frequencies and PLLBW[1:0] permitted by PLL Bandwidth Selection table.
NOTE:
1. All input frequencies and PLLBW[1:0] permitted by PLL Bandwidth Selection table.
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